CN105807202B

CN105807202B - 集成电路测试板卡

Info

Publication number: CN105807202B
Application number: CN201410843841.9A
Authority: CN
Inventors: 钟汝军; 陈乐欢
Original assignee: Allwinner Technology Co Ltd
Current assignee: Allwinner Technology Co Ltd
Priority date: 2014-12-30
Filing date: 2014-12-30
Publication date: 2019-03-05
Anticipated expiration: 2034-12-30
Also published as: CN105807202A

Abstract

本发明公开了一种集成电路测试板卡，包括主控模块、向量比对模块、参数量测模块和存储模块；主控模块通过三态总线与backplane板卡通讯连接；向量比对模块和参数量测模块均与被测集成电路连接；主控模块包括DC测试控制子模块和AC测试控制子模块；DC测试控制子模块，用于控制参数量测模块对被测集成电路进行DC测试；AC测试控制子模块分别与存储模块和向量比对模块连接，用于读取并根据存储模块中预存的测试向量产生特定格式的激励信号，并传输激励信号至向量比对模块；向量比对模块接收并施加激励信号至被测集成电路，对被测集成电路进行AC测试。其硬件结构简单，只需插上220V两相交流电，即可进行被测集成电路的测试。

Description

集成电路测试板卡

技术领域

本发明涉及电子领域，特别是涉及一种集成电路测试板卡。

背景技术

测试系统统称为ATE(Automatic Test Equipment)，由电子电路和机械硬件组成，是由同一个控制器指挥下的电源、计量仪器、信号发生器、向量(pattern)生成器和其他硬件项目的集合体，用于模仿被测器件将会在应用中体验到的操作条件，以发现不合格的产品。

ATE主要可以实现被测IC(Integrated Circuit，集成电路)的DC测试、AC测试、电源供给等。DC测试验证电压及电流参数；AC测试用于保证被测IC能在特定的时间约束内完成逻辑操作，验证被测IC内部一系列逻辑功能操作的正确性；电源供给(DSP)给被测IC提供工作所需电源，并量测该IC的静态或动态电流是否正常。ATE硬件通过运行测试程序，在测试提供合适的电压、电流、时序和功能状态给被测IC并监测被测IC的响应，对比每次测试的结果和预先设定的界限，做出pass或fail的判断。

DC测试、AC测试是Logic芯片和SOC芯片最核心的测试项目，验证被测IC是否能正确实现所设计的逻辑功能。其中，DC的测试和AC的测试基本都依赖于ATE机台中的digital数字测试板卡。

而现有的中高端ATE设备供电系统较为复杂，需要单独的稳压处理。并且，耗电量很大，一般都在几千w/h。

发明内容

基于此，有必要针对现有的ATE设备供电系统复杂，耗电量大的问题，提供一种集成电路测试板卡。

为实现本发明目的提供的一种集成电路测试板卡，包括主控模块、向量比对模块、参数量测模块和存储模块；

所述主控模块通过三态总线与backplane板卡通讯连接；

所述向量比对模块和所述参数量测模块均与被测集成电路连接；

其中，所述主控模块包括DC测试控制子模块和AC测试控制子模块；

所述DC测试控制子模块与所述参数量测模块连接，用于控制所述参数量测模块对所述被测集成电路进行DC测试；

所述AC测试控制子模块分别与所述存储模块和所述向量比对模块连接，用于读取并根据所述存储模块中预存的测试向量产生特定格式的激励信号，并传输所述激励信号至所述向量比对模块；

所述向量比对模块接收并施加所述激励信号至所述被测集成电路，对所述被测集成电路进行AC测试。

在其中一个实施例中，还包括D/A转换模块和A/D转换模块；

所述DC测试控制子模块通过第一电平转换模块与所述D/A转换模块的输入端连接；所述D/A转换模块的输出端与所述参数量测模块的输入端连接；

所述参数量测模块的输出端与所述A/D转换模块的输入端电连接；所述A/D转换模块的输出端通过所述第一电平转换模块与所述DC测试控制子模块电连接。

在其中一个实施例中，所述DC测试控制子模块和所述AC测试控制子模块通过第一FPGA芯片和第二FPGA芯片来实现；

其中，所述第一FPGA芯片和所述第二FPGA芯片通过第二电平转换模块与所述backplane板卡的总线连接。

在其中一个实施例中，所述存储模块为SDRAM或DRAM。

在其中一个实施例中，所述AC测试控制子模块包括存储模块读写控制器和向量比对模块控制器；

所述存储模块读写控制器与所述存储模块连接，用于控制所述存储模块的读或写，并读取所述存储模块预存的所述测试向量；

所述向量比对模块控制器与所述向量比对模块连接，用于设置所述向量比对模块的AC测试参数，并根据所述测试向量产生特定格式的所述激励信号，传输所述激励信号至所述向量比对模块。

在其中一个实施例中，所述存储模块读写控制器包括存储控制器；

所述存储控制器包括存储模块初始化单元、存储模块页突发控制单元和存储模块数据流控制单元；

所述存储模块初始化单元，用于对所述存储模块设置200us稳定期后，对所述存储模块中的所有行预充电，并进行8次刷新后，设置所述存储模块的模式；

所述存储模块页突发控制单元，用于将所述存储模块中的行激活后，执行空操作；获取起始列地址后，进行连续读或写；读或写完毕后，通过预充电终止或关闭所述存储模块中的行；

所述存储模块数据流控制单元，用于根据所述集成电路测试板卡状态，对所述存储模块的数据流进行控制；

其中，所述集成电路测试板卡状态为AC测试时，优先读取所述存储模块，且每次读取均读至所述存储模块中的行尾，并控制FIFO中的数据大于512；

所述集成电路测试板卡运行状态为非AC测试时，一次读取少量的数据。

在其中一个实施例中，所述向量比对模块控制器包括模式设置模块、时序发生模块、波形格式模块和比对模块；

所述模式设置模块，用于对所述被测集成电路进行所述AC测试时，设置所述AC测试的模式为量产测试模式或调试测试模式；

所述时序发生模块，用于设置所述AC测试的测试时序，并存储所述测试时序至所述存储模块；

所述波形格式模块，用于根据所述存储模块预存的所述测试向量产生特定格式的所述激励信号，并存储所述激励信号至所述存储模块；

所述比较模块，用于读取所述向量比对模块输出的所述被测集成电路在所述激励信号的激励下所作出的响应信号，并根据所述AC测试的模式对所述响应信号进行处理判断。

在其中一个实施例中，所述比较模块包括量产测试处理单元和调试测试处理单元；

所述量产测试处理单元，用于所述AC测试为量产测试模式时，直接比对所述响应信号与预期信号是否一致；所述响应信号与所述预期信号一致时，做出pass的判断结果；所述响应信号与所述预期信号不一致时，做出fail的判断结果；

所述调试测试处理单元，用于所述AC测试为调试测试模式时，上传所述响应信号至所述存储模块；且，

与所述backplane板卡通讯连接的上位机读取存储在所述存储模块中的所述响应信号和所述预期信号，并进行比对做出pass或fail的判断结果。

在其中一个实施例中，所述DC测试控制子模块包括DC测试控制器；

所述DC测试控制器包括参数量测模块控制器、ADC控制器和DAC控制器；

所述ADC控制器，用于控制所述A/D转换模块同步检测所述参数量测模块的输出电压/输出电流；

所述参数量测控制器，用于控制所述参数量测模块在所述D/A转换模块的驱动下，对所述被测集成电路进行所述DC测试；

所述DAC控制器，用于控制所述D/A转换模块对所述参数量测模块的输出电压。

在其中一个实施例中，所述AC测试控制子模块包括总线控制器；

所述集成电路测试板卡通过SA、SD、MEMW#、MEMR#、IOW#、IOR#、和SSN#信号控制，与所述backplane板卡进行数据通讯；

所述SSN#为所述集成电路测试板卡选择信号，所述SA为地址线，所述SD为三态数据总线，所述MEMW#为存储模块写控制线，所述MEMR#为存储模块读控制线，所述IOW#为寄存器写控制线，所述IOR#为寄存器读控制线；

所述总线控制器包括写寄存器控制单元、读寄存器控制单元、写存储模块控制单元和读存储模块控制单元；其中，

所述写寄存器控制单元，用于在所述backplane板卡提供寄存器地址并将所述IOW#拉低后，将第一数据写到所述SD上；且所述集成电路测试板卡在所述IOW#的上升沿读取所述第一数据过程中，控制所述MEMW#、MEMR#和IOR#保持高电平，所述SSN#保持低电平；

所述读寄存器控制单元，用于在所述backplane板卡提供所述寄存器地址并将所述IOW#拉低后，所述集成电路测试板卡将第二数据写到所述SD上，所述backplane板卡计时至预设点后读取所述第二数据过程中，控制所述MEMW#、MEMR#和IOW#保持高电平，所述SSN#保持低电平；

所述写存储模块控制单元，用于所述backplane板卡向所述存储模块写入第三数据时，在所述backplane板卡不断拉低所述MEMW#并将所述第三数据写到所述SD，且所述集成电路测试板卡在所述MEMW#的上升沿读取所述第三数据的过程中，控制所述IOR#、IOW#和MEMR#保持高电平，所述SSN#保持低电平；

所述读存储模块控制单元，用于所述backplane板卡读取所述存储模块中的第四数据时，在所述backplane板卡不断拉低所述MEMR#并在预设时间内读取所述SD上的第四数据过程中，控制所述IOR#、IOW#和MEMW#保持高电平，SSN#保持低电平。

上述集成电路测试板卡的有益效果：

其通过设置集成电路测试板卡的主控模块与backplane板卡通过三态总线通讯连接，并且主控模块中分别设置两个测试控制子模块，其一为DC测试控制子模块，用于进行被测集成电路的DC测试；其二为AC测试控制子模块，用于进行被测集成电路的AC测试。最终实现了对被测集成电路的DC测试和AC测试。其硬件搭建结构简单，组装轻便。只需插上220V两相交流电，即可随时进行产品的测试开发。并且耗电量小，小于500w/h。

附图说明

图1为对被测集成电路进行DC测试和AC测试的简化原理框图；

图2为本发明的集成电路测试板卡一具体实施例硬件架构图；

图3为采用本发明的集成电路测试板卡的ATE组成框图；

图4为本发明的集成电路测试板卡中的参数量测模块的芯片管脚图；

图5为本发明的集成电路测试板卡中的向量比对模块的芯片管脚图；

图6为本发明的集成电路测试板卡中的波形格式模块阶段图；

图7为本发明的集成电路测试板卡中的主控模块内部逻辑控制框图；

图8为本发明的集成电路测试板卡中的存储模块初始化控制流程图；

图9为本发明的集成电路测试板卡中的存储模块页突发读控制流程图；

图10为本发明的集成电路测试板卡中的存储模块页突发写控制流程图；

图11为本发明的集成电路测试板卡中的存储模块数据流控制流程图；

图12为本发明的集成电路测试板卡写寄存器时序图；

图13为本发明的集成电路测试板卡读寄存器时序图；

图14为本发明的集成电路测试板卡连续写入存储模块时序图；

图15为本发明的集成电路测试板卡连续读取存储模块时序图。

具体实施方式

为使本发明技术方案更加清楚，以下结合附图及具体实施例对本发明做进一步详细说明。

参见图1，要实现被测集成电路(Integrated Circuit，IC)的DC和AC测试，通常主要需要3个部分：Driver(Inputs，输入)、Voltage Receiver(Outputs，输出)和DC测试。

其中，AC测试包括Driver(Inputs)：根据时序产生模块(Timing Generator)、波形格式模块(Waveform Formatter)和存放在Memory(即存储模块)中的Vector Data(测试向量)，给被测IC输入管脚输入特定波形格式的激励信号。Voltage Receiver(Outputs)：被激励后的被测IC会从输出管脚输出一定的响应信号。比较模块Comparator根据时序产生模块(Timing Generator)和存放在Memory的预期Vector Data来判断被测IC的输出响应信号是否正确。

DC测试，则主要通过PPMU测试模块来测试常规的电压电流参数，典型运用为open-short开短路测试。

一般在ATE中，有一种专用的板卡用于实现上述DC和AC的测试功能，即digital板卡，也叫pattern板。其中，时序产生模块(Timing Generator)，用于控制pattern测试速度的快慢，同时对各模块时钟进行同步处理。波形格式模块(Waveform Formatter)，用于根据不同类型的被测IC要求给予不同格式的输入激励信号。

Vector Data，即测试pattern，也叫测试向量，用于测试被测IC的数字电路。实际测试时，Vector Data按照一定的格式保存在ATE的存储空间memory(即存储模块)中。每次测试被测IC时，由ATE从存储空间memory中取出数据，并产生相应的Vector Data灌入被测IC，被测IC产生并输出相应的Vector Data反馈给ATE，ATE根据预先保存的预期结果与被测IC的反馈进行比对，从而确定被测IC为pass(即正确)还是fail(即错误)。

其中，VIL(输入低电平)、VIH(输入高电平)、VOL(输出低电平)、VOH(输出高电平)的电压值都是通过AWT1K Tester(测试系统，ATE)的backplane板卡中的DAC(数字模拟转换器)产生，电压值可以在0V～10.24V任意设置。

参见图2，作为本发明的一具体实施例的集成电路测试板卡100，包括主控模块110、向量比对模块120、参数量测模块130和存储模块140；主控模块110通过三态总线与backplane板卡200通讯连接；向量比对模块120和参数量测模块130均与被测集成电路(图中未示出)连接。

其中，主控模块110包括DC测试控制子模块和AC测试控制子模块(图中均未示出)。

DC测试控制子模块与参数量测模块130连接，用于控制参数量测模块130对被测集成电路进行DC测试。

AC测试控制子模块分别与存储模块140和向量比对模块120连接，用于读取并根据存储模块140中预存的测试向量产生特定格式的激励信号，并传输激励信号至向量比对模块120。

向量比对模块120接收并施加激励信号至被测集成电路，对被测集成电路进行AC测试。

其通过设置集成电路测试板卡100的主控模块110与backplane板卡200通过三态总线通讯连接，并且主控模块110中分别设置两个测试控制子模块，其一为DC测试控制子模块，用于进行被测集成电路的DC测试；其二为AC测试控制子模块，用于进行被测集成电路的AC测试。最终实现了对被测集成电路的DC测试和AC测试。其硬件搭建结构简单，组装轻便。只需插上220V两相交流电，即可随时进行被测集成电路的测试。并且耗电量小，小于500w/h。

另外，本发明的集成电路测试板卡100还包括D/A转换模块150和A/D转换模块160。DC测试控制子模块通过第一电平转换模块170与D/A转换模块150的输入端连接。D/A转换模块150的输出端与参数量测模块130的输入端连接。

参数量测模块130的输出端与A/D转换模块160的输入端电连接。A/D转换模块160的输出端通过第一电平转换模块170与DC测试控制子模块电连接。

其中，D/A转换模块150可选用数字模拟转换器(Digital to analog converter，DAC)芯片，其型号优选为DAC7716。A/D转换模块160则选用ADC芯片，其型号优选为MAX186。第一电平转换模块170则通过第一电平转换芯片来实现，其型号优选为ALVC164245。

值得说明的是，DC测试控制子模块和AC测试控制子模块可采用FPGA芯片来实现，具体可通过第一FPGA芯片和第二FPGA芯片共同控制来实现。其中，第一FPGA芯片的型号优选为EP2C5Q208C8N。第二FPGA芯片的型号优选为EP2C20F484。

由于backplane板卡200总线是5V电平，FPGA使用3.3V电平，因此需要电平转换芯片(其型号优选为ALVC164245)进行5V到3.3V之间的电平转换。因此，第一FPGA芯片和第二FPGA芯片通过第二电平转换模块180，即第二电平转换芯片ALVC164245与backplane板卡200的总线连接。

并且，存储模块140为SDRAM或DRAM。以下均以存储模块140为SDRAM为例，对本发明的集成电路测试板卡100进行说明。

另外，需要说明的是，参数量测模块130则通过8个专用PPMU芯片来实现。向量比对模块120则采用4个pattern比对芯片来实现。

具体的，参见图2，集成电路测试板卡的主控芯片，即主控模块110为两个FPGA，这两个FPGA均挂在来自backplane板卡200的总线上。backplane板卡200总线是5V电平，FPGA使用3.3V电平，因此需要第二电平转换芯片180(型号为ALVC164245)进行5V到3.3V之间的电平转换。其中，一片FPGA上挂有两片SDRAM，用于作为ATE的存储空间memory，即存储模块140，存储Vector Data(测试向量)。进行AC测试时，该片FPGA从SDRAM中读出Vector Data，根据波形格式模块(Waveform Formatter)产生一定的格式并按照设定速度输出到pattern比对芯片作为输入激励信号，波形格式和速度均可由上位机来调节，pattern比对芯片将测试结果交给FPGA或经FPGA转交给上位机判断。

两个FPGA中，一片FPGA的型号为EP2C20F484，功能为：①负责与backplane板卡200的通讯、②作为SDRAM控制器、③作为DAC(型号为DAC7716)和ADC(型号为MAX186)控制器、④作为pattern比对芯片(型号为Edge818)，即向量比对模块120的控制器。

另外一片FPGA的型号为EP2C5Q208C8N，主要作为PPMU专用芯片(型号为E737)，即参数量测模块130的控制器和继电器组190控制器，控制E737的使能、量程和测试模式等功能。并在测试完成后还可以直接读取E737的PASSFAIL结果。

SDRAM作为存储模块140，优选为HY57V561620FTP-H，Clock Frequency(时钟频率)：133MHz，4Banks×4Mbits×16。

DAC7716作为集成电路测试板卡100的D/A转换模块150，为E737提供驱动和比较电压。

MAX186作为集成电路测试板卡100的A/D转换模块160，通过8路测试通道对8片E737的输出电压/电流进行同步测试。MAX186为8通道的ADC芯片，其测量范围为-2.048V～+2.048V。

E737作为集成电路测试板卡100的参数量测模块130，为4通道PPMU专用芯片，有FV/MI和FI/MV 2种模式选择，量程有±40mA，1mA，100uA和10uA共4个。

Edge818作为集成电路测试板卡100的向量比对模块120，为8通道专用pattern比对芯片，具有driver(驱动)和comparator(比对)功能。VIL(输入低电平)、VIH(输入高电平)、VOL(输出低电平)、VOH(输出高电平)都是通过backplane板卡200中的DAC输出给Edge818。

将上述集成电路测试板卡100应用到ATE中，参见图3，AWT1K Tester(测试系统，ATE)由1块backplane板卡200、多块POWERDZVI板卡300和多块PATB4V板卡(即集成电路测试板卡100)组成。其中，集成电路测试板卡100实现DC和AC的测试，POWERDZVI板卡300实现电源供电、频率测试、电压/电流测试等。POWERDZVI板卡300和PATB4V板卡100通过连接插座与backplane板卡200相连，backplane板卡200又通过USB为上位机400所控制，从而实现了被测IC测试的自动化和智能化。其尺寸仅为：39cm×36cm×31.5cm，重量：16.4Kg，实现了每位测试工程师都能够在办公桌上配置一台ATE的目的。并且，只要插上220V两相交流电，即可随时进行产品的测试开发。

下面以图2所示的一具体实施例对本发明的集成电路测试板卡的工作模式和流程进行详细说明。

其中，集成电路测试板卡100主要有两个运用，一是主要用于DC测试，典型为open-short测试，即开短路测试；二是用于AC测试，也称之为pattern测试。首先针对这两个运用及其测试流程进行说明。

DC测试(open-short测试)：

参见图4，open-short测试有恒压测流(FV/MI)和恒流测压(FI/MV)两种模式。这两种模式的实现，主要通过PPMU来实现。本发明的集成电路测试板卡100使用的PPMU型号为E737。

恒压测流(FV/MI)和恒流测压(FI/MV)两种模式可通过表1所示的Pin(管脚)控制列表进行设置：

表1 E737模式控制Pin列表

HiZ	MODESEL	PMU Operation
			1	X	High Impedance
0	0	FV/MI
			0	1	FI/MV

PPMU输出的电流是有限制的，可以分为4档，通过管脚RS1和RS2以及电阻来设置。具体如表2：

表2 E737电流档位设置控制列表

Rext Nom	RS1	RS2	Current Range
				RA＝200KR	0	0	A:±10μA
RB＝20KR	0	1	B:±100μA
				RC＝2KR	1	1	C:±1mA
RD＝200R	1	0	D:±10mA

PPMU的IVMONIT管脚的输出代表被测电流或者电压，由DISABLE和其关系如表3所示：

表3 E737DISABLE关系列表

DISABLE	MODESEL	IVMONIT
			1	X	High Impedance
0	0	Measured Current
			0	1	Measured Voltage

实际测试时，PPMU的FORCE管脚与被测IC的被测管脚相连，通过设置PPMU的HIZ管脚，可以使FORCE变为高阻态。通过设置DISABLE管脚，可以使DUT LTH，DUT GTL，IVMONIT和PASSFAIL管脚变为高阻态。通过DAC输出电压至VINP，IVIN，IVMIN，IVMAX可以设置相应的上下限、激励电压等，被测参数是否超过上下限时可以通过读取PASSFAIL来获知，也可以通过读取DUT LTH,DUT GTL来获知，还可以通过ADC读取IVMONIT来获知。而对PPMU数字pin的读写通过主控芯片FPGA EP2C5Q208C8N来完成。

AC测试(pattern测试)：

pattern测试又分为test mode(量产测试模式)和verify mode(调试测试模式)两种模式，分别用于pattern量产测试和pattern调试。

pattern量产测试的流程为：将Vector Data(包括激励以及预期的结果)按照一定的格式存放在memory，即集成电路测试板卡100的存储模块140中。本发明的集成电路测试板卡100一具体实施例中，使用的存储memory为SDRAM。测试时从SDRAM中将Vector Data取出，给被测IC施加激励，并读取被测IC的响应，当IC的响应与预期的结果一致时，被测IC测试pass，否则认为被测IC测试fail。

pattern调试的过程与pattern量产测试略有差别，将Vector Data(只包括激励)按照一定的格式存放在memory中，测试时将Vector Data取出，给IC施加激励，并读取IC的响应，然后将IC响应的结果保存在memory中，供上位机读取，然后把响应的结果和预期的结果进行比对。

参见图5，本发明的集成电路测试板卡100的一具体实施例中，使用Edge818作为向量比对模块120进行被测IC的pattern测试。pattern测试时，Edge818的DOUT管脚与被测IC的管脚相连，其输出受Edge818的EN管脚和DATA管脚控制。控制关系参见表4：

表4 Edge818输出控制信号列表

EN	DATA	DOUT
			1	X	HiZ
0	1	VH
			0	0	VL

通常将Edge818的VH管脚和VL管脚电平设置为被测IC的VIH和VIL，这样就可以通过改变EN和DATA，给被测IC施加激励。

被测IC的响应则通过Edge818的VINP管脚来感知，通过QA和QB输出给FPGAEP2C20F484，供FPGA EP2C20F484比对或者供上位机读取。其关系如表5：

表5 Edge818比较结果信号列表

VINP	QA	VINP	QB
				VINP>CVA	COMP HIGH	VINP>CVB	COMP HIGH
VINP<CVA	COMP LOW	VINP<CVB	COMP LOW

将CVA和CVB分别设置为被测IC的VOH和VOL，那么QA和QB就可以反映出被测IC的响应结果。

需要说明的是，对被测IC进行pattern测试时，Vector Data是按行测试的，每一行波形格式(Waveform Formatter)及一个测试周期时间(PERIOD_T)可以预先设定。本发明的集成电路测试板卡100将Vector Data的每一行按照时间先后顺序分为4个阶段，分别命名为drive_on、drive_data、drive_ret、drive_off，每一个阶段的长短以及波形可以独立设置。

参见图6，为一行Vector Data四个阶段的示意图，各个阶段的结束时间均可以定义。每一行逐次循环，便可以完成被测IC的pattern测试。

当按照上述四个阶段给出特定波形的激励信号后，被测IC在激励信号的作用下会给出相应的响应。pattern比对芯片Edge818将该响应转化为数字信号反馈给FPGAEP2C20F484。如果此时是test mode模式(即量产测试模式)，则FPGA EP2C20F484会直接判断IC是否fail。如果此时是verify mode模式(即调试测试模式)，则FPGA EP2C20F484会将这些反馈信号存储在memory(即SDRAM)中，供上位机读取并判断是否fail，以及fail在哪一行哪个Pin脚。

应当说明的是，同一行Vector Data的测试，FPGA EP2C20F484只会读取一次Edge818的反馈。读取该反馈的时间点可以是当前行一个测试周期时间PERIOD_T的任意时刻，由上位机400设置。

另外，按照上述实施例搭建好集成电路测试板卡的硬件电路后，还需要发挥FPGA作为主控的功能才能实现被测IC的DC测试和AC测试。FPGA控制功能需要依靠其内部逻辑电路来实现。参见图7，FPGA按照总线——端口——外设的架构进行设计，主要分5个部分：总线控制器，存储模块(memory)读写控制器、pattern控制器(即向量比对模块控制器)、DC测试控制器以及辅助控制器。

其中，总线控制器主要负责集成电路测试板卡100与backplane板卡200通讯，实现上位机400对集成电路测试板卡100任何操作的控制，包括寄存器读写、memory读写控制等。memory读写控制器主要由SDRAM控制器所组成，对SDRAM进行读写控制，实现Memory的Vector Data存储和读取比对。DC测试控制器包括对PPMU芯片E737、DAC、ADC以及继电器组的操作控制，实现DC参数的测试。pattern控制器包括实现时序产生(Timing Generator)、波形格式(Waveform Formatter)、比较模块Comparator以及test mode模式和verify mode模式。辅助控制器则为总线控制的实现提供PLL和同步等辅助功能。

其中，参见图7，DC测试控制子模块包括DC测试控制器。DC测试控制器包括参数量测模块控制器、ADC控制器(即A/D转换模块控制器)和DAC控制器(即D/A转换模块控制器)。

ADC控制器，用于控制A/D转换模块同步检测参数量测模块的输出电压/输出电流。参数量测控制器，用于控制参数量测模块在D/A转换模块的驱动下，对被测集成电路进行DC测试。DAC控制器，用于控制D/A转换模块对参数量测模块的输出电压。

AC测试控制子模块包括存储模块读写控制器(即Memory读写控制器)和向量比对模块控制器(即Pattern控制器)。

存储模块读写控制器与存储模块连接，用于控制存储模块的读或写，并读取存储模块预存的测试向量。

向量比对模块控制器与向量比对模块连接，用于设置向量比对模块的AC测试参数，根据测试向量产生特定格式的激励信号，并传输激励信号至向量比对模块。

其中，存储模块读写控制器(即Memory读写控制器)主要包括存储控制器。由于本实施例中的存储模块采用SDRAM来实现，因此本实施例中的存储控制器为SDRAM控制器。

由于FPGA内部的SDRAM控制器较为复杂，需要合理的设计，做到速度、面积与功耗三者之间的平衡。而本发明的集成电路测试板卡使用交流220V供电，散热较好，因而无需考虑功耗的问题。FPGA内部的资源也较为充足，所以也无需担心面积问题。考虑到本应用对SDRAM速度有一定的需求，而且对SDRAM的操作绝大多数是连续读写，最终设计SDRAM控制器(即存储控制器)如下：

存储控制器包括存储模块初始化单元、存储模块页突发控制单元和存储模块数据流控制单元。

存储模块初始化单元，用于对所述存储模块设置200us稳定期后，对所述存储模块中的所有行预充电，并进行8次刷新后，设置存储模块的模式。

具体参见图8所示的SDRAM的工作流程，上电后先进行初始化，其是一个固定的过程，包括步骤S110，200us稳定期——>步骤S120，对所有行预充电——>步骤S130，进行8次刷新——>步骤S140，对存储模块的模式进行设置。其中步骤S140，模式设置中，可以对SDRAM的工作模式如读写潜伏期、读写顺序、突发读写等进行设置。

初始化完成之后，SDRAM即进入空闲状态，等待被读写，并每隔一段时间进行一次刷新以保证数据不会丢失。SDRAM控制器在同一时刻可能同时接收到刷新请求、读请求和写请求，基于集成电路测试板卡的特点，SDRAM总是优先刷新、然后读取、最后写入。即当存储模块进入空闲时期，等待读写过程中，首先执行步骤S160，判断刷新时间是否达到。如果是，则执行步骤S170，进行刷新并返回步骤S150，继续等待。如果否，则执行步骤S170’，判断存储模块是否接收到读请求。如果是，则执行步骤S180，读取存储模块中的数据，并刷新后返回步骤S150，继续等待。如果否，则执行步骤S180’，判断存储模块是否接收到写请求。如果是，则执行步骤S190，向存储模块中写入相应数据后刷新，并返回步骤S150，继续等待。如果否，则直接返回步骤S150，继续等待。

其控制存储模块定时刷新并优选读取的原因可分两种情况说明：

第一、backplane板卡读写SDRAM的情况：backplane板卡读写SDRAM速度很慢，3MHz左右，因此，不会同时发生读写请求。而且，在读请求或写请求发生之后，SDRAM控制器完全有足够的时间先完成刷新再响应相应的读请求或写请求。

第二、pattern测试时读写SDRAM的情况：pattern测试的test mode模式只会有SDRAM读请求，并且完全是按地址顺序读取，因此可以先将数据从SDRAM中读出并装入读FIFO中，这样就可以连续提供数据。pattern测试的verify mode模式会同时有SDRAM读请求和写请求，但读写仍然是按照地址顺序的，而且不要求数据立刻写入SDRAM供backplane板卡读取，因此可以优先读取。同时把需要写入的数据暂存在写FIFO中，当写FIFO中存有一定量的数据或者pattern测试完成之后再连续快速写入SDRAM中。从而能够有效提高SDRAM的读写效率。

参见图9和图10，为存储模块页突发控制单元对存储模块页突发控制的过程。其中，存储模块页突发控制单元将存储模块中的行激活后，执行空操作；获取起始列地址后，进行连续读或写；读或写完毕后，通过预充电终止或关闭存储模块中的行。

需要说明的是，读写时只需要提供起始列地址，然后就可以连续进行读或写。因为需要在行尾结束读写，否则SDRAM会从行首重新读写，并且读写的起始地址不一定是该行第一列而是随机的，结束地址也不一定是行尾，所以在读写一行时需要判断何时读写结束。本发明中的SDRAM控制器，采用的方法是使用一个计数器，除了中间一次由外部控制的跳转，每个时钟周期自增加计数1，固定在计数器的某些数值进行相应的操作，具体见图9和图10，只在提供起始列地址的同时，根据该地址使计数器跳转到合适的数值，从而使SDRAM控制器恰好在行尾或结束地址进行读或写。SDRAM的读写都需要先进行行激活，然后再送入相应的列地址，这样就给SDRAM控制器提供了一段时间用于计算读写何时终止，从而确定需要跳转的步数。

其中读写不同的是，读操作需要读取潜伏期，但多读取几个数据不会影响SDRAM中的数据，只需要在写入读FIFO时将这些数据剔除即可；写操作没有潜伏期，但不允许多写入，否则会将SDRAM该地址的数据覆盖。根据SDRAM标准，页突发不会像其他突发一样自动终止，只能通过突发终止指令或预充电指令终止。对于写操作来说，这两种方式的不同是，突发终止指令可以立即停止写入；而预充电指令发出之后经过潜伏期才终止写入，如果用户只想写入一个数据必须通过DQM来屏蔽——这种方式可以节约1个时钟周期的时间，但稍微复杂一些，并且多使用两个pin，本发明没有采用。但对于读写操作来讲，都需要通过预充电指令来关闭SDRAM的行。综上，我们使用预充电指令来终止页突发读，同时将个别情况下读出的多余数据剔除，使用突发终止指令来终止页突发写。

SDRAM读写的同时，必须考虑刷新，否则数据可能丢失。根据SDRAM的标准，SDRAM所有行刷新的最大间隔时间是64ms，而本发明使用的SDRAM有8192行，因此行与行之间的刷新间隔是64ms/8192＝7812.5ns。本发明使用的时钟周期是10ns，所以至少要在781个时钟周期内刷新一次。考虑到页突发读写需要最多525个周期，设定SDRAM控制器空闲时，每隔255个时钟周期刷新一次，而每次读写完成之后都会刷新一次。这样就确保了SDRAM的及时刷新。同时，可以根据图9和图10计算出SDRAM控制器的读写效率最高可达约512/525＝97.5％，这基本上是SDRAM控制器的最高效率了。

具体的：

参见图9，SDRAM页突发读的过程：计数器计数为0时，执行步骤S210，行激活——>计数器计数至1时，执行步骤S220，空操作——>计数器计数至2时，执行步骤S230，读地址——>计数器持续计数至5时，执行步骤S240，开始读取并执行连续读——>待计数器计数至514或发生外部控制跳转时，则执行步骤S250，进行预充电以实现终止或关闭行。

参见图10，SDRAM页突发写的过程：计数器计数为0时，执行步骤S210’，行激活——>计数器计数至1时，执行步骤S220’，空操作——>计数器计数至2时，执行步骤S230’，向存储模块写地址，开始写入——>计数器持续计数，当计数器计数至514时，则执行步骤S240’，突发终止——>待计数器计数至515时，则执行步骤S250’，进行预充电以实现终止或关闭行——>计数器持续计数，并执行空操作——>待计数器计数至518时，执行步骤S260’，进行刷新——>计数器计数至523时，执行步骤S270’，返回。

参见图11，为存储模块数据流控制单元对存储模块的数据流进行控制的过程。其中，存储模块数据流控制单元根据集成电路测试板卡状态，对存储模块的数据流进行控制。集成电路测试板卡状态为AC测试时，优先读取存储模块，且每次读取均读至存储模块中的行尾，并控制FIFO中的数据大于512。集成电路测试板卡运行状态为非AC测试时，一次读取少量的数据。

这是因为SDRAM的数据读写有两个来源，其一是backplane板卡，其二是pattern测试Vector Data。两者的区别是，backplane板卡读写虽然慢，但地址却是随机的。pattern测试速度虽然快，但地址是连续的，并且数据并不急于写入SDRAM，可以大量暂存于写FIFO中。针对上述特征，SDRAM的数据流控制，分为pattern测试和非pattern测试两种。非pattern测试(即前文所述backplane板卡读写SDRAM)时，一次读取少量的数据，避免SDRAM无法响应写请求。而pattern测试时，优先读取，每次读取都读至行尾，并且使读FIFO中的数据大于512个，这样向SDRAM连续写入512个数据时，就不会出现读FIFO中数据被读空的现象，确保pattern测试数据连续。

由于两个FIFO容量均为1024，SDRAM每行数据是512个，而且SDRAM读写速度大于pattern测试速度，因此也不会出现FIFO溢满的情况。同时存储模块数据流控制单元还负责提供存储模块页突发控制单元中的跳转步数。

具体的：

参见图11，首先执行步骤S410，判断是否为AC测试(即pattern测试)；如果是，则在AC测试的情况下对存储模块的数据流进行控制。其具体的流程为：首先执行步骤S420’，判断读FIFO中的数据是否小于512，如果是，则执行步骤S430’，读取存储模块中的数据；如果否，则执行步骤S440’，进一步判断数据是否能写完当前行。如果是，则执行步骤S450’，写数据；如果否，则执行步骤S460’，执行空操作。

在步骤S410中，判断出不是AC测试时，则在非AC测试的情况下进行存储模块数据流的控制。具体为：首先执行步骤S420，判断读FIFO中的数据是否小于8，如果是，则执行步骤S430，读数据；如果否，则执行步骤S440，进一步判断写FIFO是否为非空；如果是，则执行步骤S450，写数据；如果否，则执行步骤S460，执行空操作。

进一步的，向量比对模块控制器(Pattern控制器)包括模式设置模块、时序发生模块、波形格式模块和比对模块。模式设置模块，用于对被测集成电路进行AC测试时，设置AC测试的模式为量产测试模式或调试测试模式。

时序发生模块，用于设置AC测试的测试时序，并存储测试时序至存储模块。

波形格式模块，用于根据存储模块预存的测试向量产生特定格式的激励信号，并存储激励信号至存储模块。

比较模块，用于读取向量比对模块输出的被测集成电路在激励信号的激励下所作出的响应信号，并根据AC测试的模式对响应信号进行处理判断。

其中，比较模块包括量产测试处理单元和调试测试处理单元。

量产测试处理单元，用于AC测试为量产测试模式时，直接比对响应信号与预期信号是否一致；响应信号与预期信号一致时，做出pass的判断结果；响应信号与预期信号不一致时，做出fail的判断结果。

调试测试处理单元，用于AC测试为调试测试模式时，上传响应信号至存储模块；且，与backplane板卡通讯连接的上位机读取存储在存储模块中的响应信号和预期信号，并进行比对做出pass或fail的判断结果。

如前文所述，pattern测试中波形格式(Waveform Formatter)的产生分为四个阶段，每个阶段输出至被测IC的波形是可以定义的，而且每个阶段的波形定义是相同的。例如drive_on阶段，可以设置如下表6所示。

表6 drive_on阶段波形格式寄存器定义

on_a[i]	on_b[i]	on_c[i]	DRIVER_EN	DRIVER_D
					0	0	0	en	data
0	0	1	DRIVER_EN	DRIVER_D
					0	1	0	en	0
0	1	1	en	1
					1	0	0	0	0
1	0	1	0	1
					1	1	0	1	0
1	1	1	DRIVER_EN	～data

其中，on_a[i]，on_b[i]，on_c[i]均为寄存器第i个bit的值，DRIVER_EN、DRIVER_D代表Edge818的EN、DATA管脚的当前状态，en、data是memory中存储的Vector Data。通过不同的on_a[i]，on_b[i]，on_c[i]以及en，data，可以得到不同的激励信号。同时，每一个阶段的时间长短也是可以设置的，在一行中一个测试周期时间PERIOD_T的任意时刻都可以将被测IC的响应读走。

但是在进入四个阶段之前，要先在FIFO中准备一些数据，这是因为SDRAM的读取需要一定的时间，这个时间由于刷新操作的存在而不是一个固定值。由于pattern测试对于启动时间没有要求，因此，这一段准备时间是可以接受的。由此，pattern测试的过程如下：

步骤1：设置相关参数，包括pattern测试频率，每行pattern四个阶段的时间长短，每个阶段的波形寄存器，IC响应比较时间等。

步骤2：backplane板卡发SDRAM中pattern存储的起始地址，pattern测试标志位被置1，进入pattern测试准备阶段，开始准备数据到读FIFO中。

步骤3：backplane板卡发pattern行数，延时100ns后，同时，从读FIFO中读取若干数据到相应的寄存器，准备进入pattern测试阶段。

步骤4：pattern测试阶段：每行依次进入四个阶段，每个阶段按照既定的波形来输出，并可在该行任意时刻获取被测IC的输出响应，并计算已测行数。

步骤5：计数达到测试行数，测试结束，返回测试结果。

其中，test mode和verify mode稍有差别：test mode时，被测IC的激励和预期的响应依次交替存储在SDRAM中，测试完一行比较一行。而verify mode则只将被测IC的激励存储在SDRAM的前半段地址空间中，得到被测IC的响应后，将响应存储在SDRAM的后半段地址空间供上位机读取，然后由上位机比对。这样做的好处是SDRAM的数据读写是连续的，效率也因而是最高的，可以保证pattern测试可以达到更高的速度上限。

更进一步的，AC测试控制子模块还包括总线控制器。总线控制器，又可以认为是集成电路测试板卡的总线控制协议。集成电路测试板卡通过SA[7..2]，SD[31..0]，MEMW#，MEMR#，IOW#，IOR#，SSN#共43个信号控制，这43个信号分别通过第二电平转换芯片180(型号优选为ALVC164245)连接到两片FPGA上。

其中，SSN#为板卡选择信号，当它为低电平时，才能操作板卡。SA[7..2]是地址线，SD[31..0]为三态数据总线，MEMW#、MEMR#、IOW#、IOR#四根为读写控制信号。MEMW#、MEMR#分别是memory的写控制线和读控制线，用于实现连续读写memory，而且只需要提供起始地址。IOW#、IOR#是寄存器的写控制线和读控制线，用于实现PATB4V板的寄存器设置和读取。

集成电路测试板卡板与backplane板卡的通信包括写寄存器、读寄存器、写memory、读memory四种。由此，总线控制器包括写寄存器控制单元、读寄存器控制单元、写存储模块控制单元和读存储模块控制单元。

其中，写寄存器控制单元，用于在backplane板卡提供寄存器地址并将IOW#拉低后，将第一数据写到SD[31..0]上；且集成电路测试板卡在IOW#的上升沿读取第一数据过程中，控制MEMW#、MEMR#和IOR#保持高电平，SSN#保持低电平。

具体的，写寄存器的时序如图12所示，backplane板卡先提供寄存器地址给PATB4V板，然后将IOW#拉低，随后将第一数据写到数据总线SD上，集成电路测试板卡将在IOW#的上升沿将第一数据读走。与此同时，MEMW#、MEMR#、IOR#保持为高电平，SSN#保持为低电平。

读寄存器控制单元，用于在backplane板卡提供寄存器地址并将IOW#拉低后，待集成电路测试板卡将第二数据写到SD[31..0]上，backplane板卡计时至预设点后读取第二数据过程中，控制MEMW#、MEMR#和IOW#保持高电平，SSN#保持低电平。

读寄存器的时序如图13所示，先提供寄存器地址给集成电路测试板卡，然后将IOR#拉低，随后集成电路测试板卡将第二数据写到数据总线SD上，供backplane板卡读取。backplane板卡会从a点开始计时，计到b点将第二数据读走，因此PATB4V板应该在b点之前将第二数据写到总线上。与此同时，MEMW#、MEMR#、IOW#保持为高电平，SSN#保持为低电平。

写存储模块控制单元，用于backplane板卡向存储模块写入第三数据时，在backplane板卡不断拉低MEMW#并将第三数据写到SD[31..0]，且集成电路测试板卡在MEMW#的上升沿读取第三数据的过程中，控制IOR#、IOW#和MEMR#保持高电平，SSN#保持低电平。

写memory(即存储模块)的过程：backplane板卡先写“写起始地址寄存器”，集成电路测试板卡将根据IOW#被拉低时的寄存器地址，判断写起始地址是不是被写入了第三数据。当发现该地址被写入时，会将写memory的地址更新为该地址，并将“写FIFO”清空。然后backplane板卡将MEWW#拉低，将第三数据写入集成电路测试板卡的写FIFO中。如果连续写，则每拉低MEWW#一次，写入一个32bit的第三数据。集成电路测试板卡依次将写FIFO中的第三数据读出并写入memory，每入一个数据，集成电路测试板卡将memory的地址加一或者memory自动将地址加一。如果不写“写起始地址寄存器”，则集成电路测试板卡继续上次写入的最后一个数据的地址往下写。这样，只需要写一次写起始地址，便可实现数据的连续写入。

具体的，写memory的时序如图14所示，图中假设已经将写寄存器地址写入集成电路测试板卡，所以backplane板卡只需要不断将MEMW#拉低，同时将第三数据写到数据总线SD上。集成电路测试板卡在MEMW#的上升沿将总线上的第三数据读走。与此同时，IOR#、IOW#、MEMR#保持为高电平，SSN#保持为低电平。MEMW#频率最高大约不到3MHz，因此，集成电路测试板卡的工作频率为100MHz，它有充足的时间将数据取走。

读存储模块控制单元，用于backplane板卡读取存储模块中的第四数据时，在backplane板卡不断拉低MEMR#并在预设时间内读取SD[31..0]上的第四数据过程中，控制IOR#、IOW#和MEMW#保持高电平，SSN#保持低电平。

读memory(即存储模块)的过程：backplane板卡先写“读起始地址寄存器”，集成电路测试板卡将根据IOW#被拉低时的寄存器地址，判断读起始地址是不是被写入了数据，当发现该地址被写入时，会将读memory的地址更新为该地址，并将“读FIFO”清空。然后backplane板卡将MEMR#拉低，等待PATB4V板将“读FIFO”中的数据写到总线上，等待时间由上位机设置。集成电路测试板卡在收到读起始地址之后，将“读FIFO”先清空，然后将数据从SDRAM中取出，依次放入读FIFO中，并在检测到MEMR#的下降沿后将数据写到总线上。如果连续读，则每拉低MEMR#一次，写入一个32bit的数据。集成电路测试板卡依次将读FIFO中的数据读出并写到总线上，每读出一个数据，PATB4V板将memory的地址加一或者memory自动将地址加一。如果不写“读起始地址寄存器”，则集成电路测试板卡继续上次读取的最后一个数据的地址往下读。这样，只需要写一次读起始地址，便可实现数据的连续读取。

具体的，读memory的时序如图15所示，图中假设已经将读起始寄存器地址写入集成电路测试板卡，所以backplane板卡只需要不断将MEMR#拉低，同时等待集成电路测试板卡将第四数据写到数据总线SD上。无论集成电路测试板卡是否已经将第四数据写到总线上，backplane板卡都会在等待一段时间后将第四数据读走，例如在图6中的a、b、c、d点将第四数据读走。与此同时，IOR#、IOW#、MEMW#保持为高电平，SSN#保持为低电平。PATB4V从收到读起始寄存器地址到检测到MEMR#被拉低至少有300ns，时间足够从SDRAM中取出第四数据并放入“读FIFO”，而且MEMR#频率最高大约不到3MHz，因此，集成电路测试板卡有充足的时间将第四数据写到总线上。

上述集成电路测试板卡通过采用两片FPGA作为主控芯片，并配合SDRAM、专用pattern测试芯片、专用PPMU芯片、ADC、DAC等主要器件；采用三态总线与ATE的backplane板卡进行通信，backplane板卡又通过USB为上位机所控制，实现了数字电路pattern测试的自动化、智能化。每块板卡具体为32个digital通道，pattern最高测试速度20MHz，Vector最大深度4M，可以实现任意波形格式Waveform Formatter，具有Open-Short测试功能。体积小，安装携带都很方便。并且只需220V市电供电即可实现，耗电低。同时，采用FPGA作为主控芯片，可随意升级更新FPGA中的逻辑代码，具有良好的扩展性。

另外，将SDRAM更换为更大空间更快速度的DRAM后，Pattern深度可以更高，测试速度也可以更快。还可增加频率测试、SPI、I2C和UART等接口方案的测试。应用性更广。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种集成电路测试板卡，其特征在于，包括主控模块、向量比对模块、参数量测模块和存储模块；

所述主控模块通过三态总线与backplane板卡通讯连接；

所述向量比对模块接收并施加所述激励信号至所述被测集成电路，对所述被测集成电路进行AC测试；

所述AC测试控制子模块包括存储模块读写控制器和向量比对模块控制器；

所述存储模块读写控制器包括存储控制器；

2.根据权利要求1所述的集成电路测试板卡，其特征在于，还包括D/A转换模块和A/D转换模块；

3.根据权利要求1所述的集成电路测试板卡，其特征在于，所述DC测试控制子模块和所述AC测试控制子模块通过第一FPGA芯片和第二FPGA芯片来实现；

4.根据权利要求1所述的集成电路测试板卡，其特征在于，所述存储模块为SDRAM或DRAM。

5.根据权利要求1所述的集成电路测试板卡，其特征在于，所述存储模块读写控制器与所述存储模块连接，用于控制所述存储模块的读或写，并读取所述存储模块预存的所述测试向量；

6.根据权利要求5所述的集成电路测试板卡，其特征在于，所述向量比对模块控制器包括模式设置模块、时序发生模块、波形格式模块和比对模块；

所述比对模块，用于读取所述向量比对模块输出的所述被测集成电路在所述激励信号的激励下所作出的响应信号，并根据所述AC测试的模式对所述响应信号进行处理判断。

7.根据权利要求6所述的集成电路测试板卡，其特征在于，所述比对模块包括量产测试处理单元和调试测试处理单元；

8.根据权利要求3所述的集成电路测试板卡，其特征在于，所述DC测试控制子模块包括DC测试控制器；

所述ADC控制器，用于控制A/D转换模块同步检测所述参数量测模块的输出电压/输出电流；

所述参数量测控制器，用于控制所述参数量测模块在D/A转换模块的驱动下，对所述被测集成电路进行所述DC测试；

9.根据权利要求1所述的集成电路测试板卡，其特征在于，所述AC测试控制子模块包括总线控制器；