CN105759928A - 一种应用于高速协议处理器芯片的上电复位电路 - Google Patents
一种应用于高速协议处理器芯片的上电复位电路 Download PDFInfo
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Abstract
本申请公开了一种应用于高速协议处理器芯片的上电复位电路，包括：电源端和复位控制电路；复位控制电路包括电压检测模块和复位控制模块；其中，电压检测模块，用于实时监测电源端的电源电压；复位控制模块，用于当电源电压小于或等于第一电压阈值，则启动复位动作，当电源电压大于或等于第二电压阈值，则终止复位动作。可见，本申请通过根据检测电源端的电源电压，并将该电源电压与第一电压阈值、第二电压阈值进行比较，并利用比较结果来控制启动复位或终止复位，由于该上电复位电路不依赖片外电容，所以在快速掉电和上电过程中具有非常好的复位效果以及二次复位效果，提高了复位可靠性。
Description
技术领域
本发明涉及芯片设计技术领域，特别涉及一种应用于高速协议处理器芯片的上电复位电路。
背景技术
当前，在高速协议处理器系统设计中，鉴于多路不同类型的协议报文进入协议处理器进行协议处理时，需要庞大的协议处理状态机进行协议分析与转换处理，对应各种复杂的场景，需要占用极为庞大的设计资源，在设计验证过程中对于复位条件的要求极为严格，不仅需要准确还需要占用较小的资源。对于庞大的电路设计而言，复位是一个巨大挑战，复位的效果直接决定了芯片的可靠性和性能。
现有技术中，常用的技术手段是采用传统的RC(电容电阻)复位电路，在RC复位电路中，电源上电时对电容充电，待稳定之后，通过电阻放电，高电平持续时间由RC参数决定，高电平对应的电压值由电容决定。该电路具有结构简单，静态功耗低等优点。但是，该电路具有以下缺点：电容太小，致使复位在较低电源电压下就完成，无法使系统正常复位，即便可以通过加大电容值增加延迟时间，但是电容值过大，无法集成，并且由于电容中存在残留电荷，在快速掉电、上电过程中，容易导致二次复位失效。
综上所述可以看出，如何提高复位可靠性，并确保二次复位效果是目前亟待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种应用于高速协议处理器芯片的上电复位电路，提高了复位可靠性，并确保了二次复位效果。其具体方案如下：
一种应用于高速协议处理器芯片的上电复位电路，包括电源端和复位控制电路；所述复位控制电路包括电压检测模块和复位控制模块；其中，
所述电压检测模块，用于实时监测所述电源端的电源电压；
所述复位控制模块，用于当所述电源电压小于或等于第一电压阈值，则启动复位动作，当所述电源电压大于或等于第二电压阈值，则终止复位动作。
优选的，所述复位控制电路包括电阻、NMOS管、PMOS管和反相器。
优选的，所述复位控制电路中的电阻包括第一电阻和第二电阻。
优选的，所述复位控制电路中的NMOS管包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管。
优选的，所述复位控制电路中的PMOS管包括第一PMOS管、第二PMOS管和第三PMOS管。
优选的，所述复位控制电路中的反相器包括第一反相器、第二反相器和第三反相器。
优选的，所述复位控制电路中的各个元件的连接关系包括：
所述第一电阻的一端、所述第一PMOS管的漏极、所述第二PMOS管的漏极、所述第三PMOS管的漏极均与所述电源端连接；
所述第一PMOS管的源极和栅极、所述第二电阻的一端、所述第一NMOS管的栅极、所述第二NMOS管的漏极和栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极均与所述复位控制电路上的第一连接节点进行连接；
所述第一电阻的另一端、所述第四NMOS管的漏极、所述第六NMOS管的栅极均与所述复位控制电路上的第二连接节点进行连接；
所述第二PMOS管的栅极、所述第三PMOS管的源极、所述第六NMOS管的漏极、所述第一反相器的输入端均与所述复位控制电路上的第三连接节点进行连接；
所述第一NMOS管的漏极、所述第二PMOS管的源极、所述第三PMOS管的栅极均与所述复位控制电路上的第四连接节点连接；
所述第二电阻的另一端、所述第一NMOS管的源极、所述第三NMOS管的源极、所述第五NMOS管的源极、所述第六NMOS管的源极均与所述复位控制电路上的接地端进行连接；
所述第三NMOS管的漏极与所述第二NMOS管的源极连接；
所述第三NMOS管的栅极、所述第一反相器的输出端、所述第二反相器的输入端均与所述复位控制电路上的第五连接节点连接；
所述第四NMOS管的源极与所述第五NMOS管的漏极连接；
所述第二反相器的输出端与所述第三反相器的输入端连接；
所述第三反相器的输出端与复位键连接。
本发明中，上电复位电路，包括电源端和复位控制电路；复位控制电路包括电压检测模块和复位控制模块；其中，电压检测模块，用于实时监测电源端的电源电压；复位控制模块，用于当电源电压小于或等于第一电压阈值，则启动复位动作，当电源电压大于或等于第二电压阈值，则终止复位动作。可见，本发明通过根据检测电源端的电源电压，并将该电源电压与第一电压阈值、第二电压阈值进行比较，并利用比较结果来控制启动复位或终止复位，由于该上电复位电路不依赖片外电容，所以在快速掉电和上电过程中具有非常好的复位效果以及二次复位效果，提高了复位可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例公开的一种应用于高速协议处理器芯片的上电复位电路结构示意图；
图2为本发明实施例公开的一种具体的应用于高速协议处理器芯片的上电复位电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种应用于高速协议处理器芯片的上电复位电路，参见图1所示，上电复位电路包括电源端11和复位控制电路12；复位控制电路12包括电压检测模块121和复位控制模块122；其中，
电压检测模块121，用于实时监测电源端的电源电压；
复位控制模块122，用于当电源电压小于或等于第一电压阈值，则启动复位动作，当电源电压大于或等于第二电压阈值，则终止复位动作。
需要说明的是，本实施例中，可根据实际需要，对上述第一电压阈值和第二电压阈值进行调整，从而使得本发明实施例具有复位脉宽可调的优点。
本发明实施例中，上电复位电路，包括电源端和复位控制电路；复位控制电路包括电压检测模块和复位控制模块；其中，电压检测模块，用于实时监测电源端的电源电压；复位控制模块，用于当电源电压小于或等于第一电压阈值，则启动复位动作，当电源电压大于或等于第二电压阈值，则终止复位动作。
可见，本发明实施例通过根据检测电源端的电源电压，并将该电源电压与第一电压阈值、第二电压阈值进行比较，并利用比较结果来控制启动复位或终止复位，由于该上电复位电路不依赖片外电容，所以在快速掉电和上电过程中具有非常好的复位效果以及二次复位效果，提高了复位可靠性。
本发明实施例公开了一种具体的应用于高速协议处理器芯片的上电复位电路，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的：
本实施例中，复位控制电路包括电阻、NMOS管、PMOS管和反相器。
其中，参见图2所示，复位控制电路中的电阻包括第一电阻R1和第二电阻R2。
另外，复位控制电路中的NMOS管包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6。
进一步的，复位控制电路中的PMOS管包括第一PMOS管P1、第二PMOS管P2和第三PMOS管P3。
更具体的，复位控制电路中的反相器包括第一反相器U1、第二反相器U2和第三反相器U3。
参见图2所示，本实施例中，复位控制电路中的各个元件的连接关系包括：第一电阻R1的一端、第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的漏极均与电源端连接；
第一PMOS管P1的源极和栅极、第二电阻R2的一端、第一NMOS管N1的栅极、第二NMOS管N2的漏极和栅极、第四NMOS管N4的栅极、第五NMOS管N5的栅极均与复位控制电路上的第一连接节点A进行连接；
第一电阻R1的另一端、第四NMOS管N4的漏极、第六NMOS管N6的栅极均与复位控制电路上的第二连接节点E进行连接；
第二PMOS管P2的栅极、第三PMOS管P3的源极、第六NMOS管N6的漏极、第一反相器U1的输入端均与复位控制电路上的第三连接节点C进行连接；
第一NMOS管N1的漏极、第二PMOS管P2的源极、第三PMOS管P3的栅极均与复位控制电路上的第四连接节点B连接；
第二电阻R2的另一端、第一NMOS管N1的源极、第三NMOS管N3的源极、第五NMOS管N5的源极、第六NMOS管N6的源极均与复位控制电路上的接地端进行连接；
第三NMOS管N3的漏极与第二NMOS管N2的源极连接；
第三NMOS管N3的栅极、第一反相器U1的输出端、第二反相器U2的输入端均与复位控制电路上的第五连接节点D连接；
第四NMOS管N4的源极与第五NMOS管N5的漏极连接；
第二反相器U2的输出端与第三反相器U3的输入端连接；
第三反相器U3的输出端与复位键连接。
本实施例中，基于上述连接关系可知，随着电源电压VCC的上升，P1进入饱和区，A点电压VG慢慢抬高，N1和P3线性工作，C点随VCC上升而上升，当VCC≤|Vthp1|+|Vthn1|时，N4、N5截止，N6导通，B点电压为高，P3截止，C点电压为低，D点电压抬高，N3导通，N1处于线性状态，RESET随着VCC的上升而上升。当VCC≥|Vthp1|+|Vthn4|+|Vthn5|时，N6截止，B点电压为低，PM3导通，C点电压被拉高，N3截止，N4、N5、N1导通，此时RESET随着VCC的上升而下降。通过反馈电压D控制N3的导通，从而控制A点电压，进而控制N1和N6的导通顺序。N1、N6、P2和P3构成交叉耦合结构，实现C点高低电平的控制，从而得到某一电源电压值下的复位信号。当VCC快速降至当|Vthp1|+|Vthn1|时，N6导通，N4、N5截止，之后重复以上过程，实现二次复位。本结构的复位信号的有效脉宽长度为|Vthp1|+|Vthn1|≤VCC≤|Vthp1|+|Vthn4|+|Vthn5|对应的时间长度。为了降低功耗，复位结束后，复位电路最好停止工作。通过反馈电压D控制N3通断，控制流经P1的电流。当复位结束后，D点电压为低，N3截止，流经P1的电流减小，从而静态功耗降低。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种应用于高速协议处理器芯片的上电复位电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种应用于高速协议处理器芯片的上电复位电路，其特征在于，包括电源端和复位控制电路；所述复位控制电路包括电压检测模块和复位控制模块；其中，
所述电压检测模块，用于实时监测所述电源端的电源电压；
所述复位控制模块，用于当所述电源电压小于或等于第一电压阈值，则启动复位动作，当所述电源电压大于或等于第二电压阈值，则终止复位动作。
2.根据权利要求1所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路包括电阻、NMOS管、PMOS管和反相器。
3.根据权利要求2所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路中的电阻包括第一电阻和第二电阻。
4.根据权利要求3所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路中的NMOS管包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管。
5.根据权利要求4所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路中的PMOS管包括第一PMOS管、第二PMOS管和第三PMOS管。
6.根据权利要求5所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路中的反相器包括第一反相器、第二反相器和第三反相器。
7.根据权利要求6所述的应用于高速协议处理器芯片的上电复位电路，其特征在于，所述复位控制电路中的各个元件的连接关系包括：
所述第一电阻的一端、所述第一PMOS管的漏极、所述第二PMOS管的漏极、所述第三PMOS管的漏极均与所述电源端连接；
所述第一PMOS管的源极和栅极、所述第二电阻的一端、所述第一NMOS管的栅极、所述第二NMOS管的漏极和栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极均与所述复位控制电路上的第一连接节点进行连接；
所述第一电阻的另一端、所述第四NMOS管的漏极、所述第六NMOS管的栅极均与所述复位控制电路上的第二连接节点进行连接；
所述第二PMOS管的栅极、所述第三PMOS管的源极、所述第六NMOS管的漏极、所述第一反相器的输入端均与所述复位控制电路上的第三连接节点进行连接；
所述第一NMOS管的漏极、所述第二PMOS管的源极、所述第三PMOS管的栅极均与所述复位控制电路上的第四连接节点连接；
所述第二电阻的另一端、所述第一NMOS管的源极、所述第三NMOS管的源极、所述第五NMOS管的源极、所述第六NMOS管的源极均与所述复位控制电路上的接地端进行连接；
所述第三NMOS管的漏极与所述第二NMOS管的源极连接；
所述第三NMOS管的栅极、所述第一反相器的输出端、所述第二反相器的输入端均与所述复位控制电路上的第五连接节点连接；
所述第四NMOS管的源极与所述第五NMOS管的漏极连接；
所述第二反相器的输出端与所述第三反相器的输入端连接；
所述第三反相器的输出端与复位键连接。
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