CN105743329A - 一种igbt并联动态均流电路及控制方法 - Google Patents

Abstract

本发明提供一种IGBT并联动态均流电路及控制方法，所述电路包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，输出端分别连接本地反馈控制电路的输入端；本地反馈控制电路的输出端连接对应的IGBT的栅极；本地反馈控制电路用于调节向对应的IGBT发送的驱动信号的幅值大小；所述的全局驱动延时控制模块用于根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

Description

一种IGBT并联动态均流电路及控制方法

技术领域

本发明涉及电力电子技术领域，具体为一种IGBT并联动态均流电路及控制方法。

背景技术

绝缘栅双极性晶体管(IGBT)由于结合了电力场效应管(MOSFET)和电力晶体管的优势，具有输入阻抗高，驱动功率小，开关特性好等优点，是一种理想的全控型器件，在电力电子设备中得到了广泛的应用。但是，对于高压大功率的电力电子设备，单只IGBT的电流等级无法满足设备的要求，这使得将多只IGBT并联起来作为一个基本单元成为一个有效的选择。

IGBT并联应用的关键是确保在各个IGBT在开关动态时的电流均衡，以免发生严重过流损坏。造成IGBT并联不均流的原因主要包括IGBT自身参数的不一致以及IGBT的开关延迟的不一致两方面。IGBT自身参数的不一致会导致各个并联IGBT的开关特性(例如开通、关断延时，开通、关断过程中的电流变化率di_ce/dt)有所差异，因而导致各并联开关管的动态电流不均衡。另外，驱动信号延迟时间的不同会造成先开通以及先关断的IGBT上承受更高的动态电流，从而产生IGBT并联动态不均流问题。因此，IGBT并联应用的核心问题是动态均流问题。

发明内容

针对现有技术中存在的问题，本发明提供一种IGBT并联动态均流电路及控制方法，能够实现动态均流，准确进行延时补偿，开关频率稳定，尤其适用于需要IGBT并联的电力电子设备。

本发明是通过以下技术方案来实现：

一种IGBT并联动态均流电路，包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；本地反馈控制电路的输出端连接对应的IGBT的栅极；所述的本地反馈控制电路根据采集到的反馈信号以及全局驱动延时控制模块发出的参考信号调节向对应的IGBT发送的驱动信号的幅值大小；所述的延时信息收发电路用于采集对应IGBT的开断时间；所述的全局驱动延时控制模块根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

优选的，所述本地反馈控制电路包括依次连接在对应IGBT射极的反馈信号采集电路、反馈与参考信号比较电路、调节器以及主驱动电路；主驱动电路的输出端连接对应IGBT的栅极。

进一步，反馈信号采集电路采用IGBT辅助射极与射极之间的寄生电感或接入辅助射极与射极之间电感。

进一步，所述反馈与参考信号比较电路包括运算放大器，与反馈信号相连的电阻R_I及与参考信号相连的电阻R_R，两个电阻的另一端均与运算放大器正输入端相连；所述调节器包括与反馈与参考信号比较电路共用的运算放大器，与运算放大器负输入端相连，另一端连参考电位的电阻R_C1，以及一端连接运算放大器负输入端，另一端连接运算放大器输出端的串联RC支路。

进一步，所述主驱动电路包括若干组由三极管或MOS等功率半导体器件组成的推挽放大电路及栅极电阻，若干组推挽放大电路并联后连接栅极电阻。

优选的，所述延时信息收发电路包括分别设置在全局驱动延时控制模块输入端和输出端的延时采集电路和数模转换器。

进一步，所述的延时采集电路包括两组并联的逻辑门及其外围电路；

逻辑门G1的外围电路包括连接在逻辑门G1输出端的输出电阻R_o1，连接在逻辑门G1输入端的输入电阻R₁₂，n极与逻辑门G1正电源端相连、p极与逻辑门G1一输入端相连的二极管D₁₁，n极与逻辑门G1另一输入端相连、p极与逻辑门G1参考电位相连的二极管D₁₂，连接在逻辑门G1两输入端与输入电阻R₁₂之间且与正电源端相连的电阻R₁₁；

逻辑门G2的外围电路包括连接在逻辑门G2输出端的输出电阻R_o2，连接在逻辑门G2输入端的输入电阻R₂₂，n极与逻辑门G2正电源端相连、p极与逻辑门G2一输入端相连的二极管D₂₁，n极与逻辑门G2另一输入端相连、p极与逻辑门G2参考电位相连的二极管D₂₂，连接在逻辑门G2两输入端与输入电阻R₂₂之间且与正电源端相连的电阻R₂₁。

进一步，所述全局驱动延时控制模块采用可编程逻辑门阵列FPGA。

进一步，所述可编程逻辑门阵列FPGA的最小延时分辨率为1ns。

一种IGBT并联动态均流电路的控制方法，包含以下步骤：

步骤1，根据所需集电极电流i_ce上升或下降斜率确定全局驱动延时控制模块发出的参考信号幅值大小，将此计算出的幅值输入驱动延时控制模块；

步骤2，在第M个开关周期，全局驱动延时控制模块通过延时信息收发电路向N只并联的IGBT同时发送幅值等于预设值的参考信号，正参考信号上升沿IGBT开通，负参考信号下降沿IGBT关断；其中，M为大于等于1的正整数，N为大于等于2的正整数；

步骤3，本地反馈控制电路接收到正或负参考信号，在反馈与参考信号比较电路中与反馈信号比较后经过调节器，通过主驱动电路驱动IGBT开通或关断；同一时刻，延时采集电路对IGBT的集电极电流i_ce上升或下降起始时间点进行采集，采集的数据被送入全局驱动延时控制模块中；

步骤4，全局驱动延时控制模块通过比较和计算第M个开关周期所有IGBT的开断时间与参考信号发出之间延时，得到不同IGBT开断延时，根据如下公式计算出每一个IGBT参考信号所需补偿的开通或关断发送时间，并根据此时间，计算出在下一个开关周期中各并联IGBT参考信号发送时间；

△Ton.x＝Ton-Ton.x，△Toff.x＝Toff-Toff.x；

其中，△Ton.x或△Toff.x为各IGBT参考信号所需补偿的开通或关断发送时间，Ton为开通延时基准，Toff为关断延时基准，Ton.x为各IGBT的开通延时，Toff.x为各IGBT的关断延时；

步骤5，全局驱动延时控制模块根据下一个开关周期中各并联IGBT参考信号发送时间，通过数模转换器将要求幅值的参考信号输入本地反馈控制电路中，并分别对IGBT发送驱动信号，达到所有IGBT的同时开通或关断，且上升或下降速率相等，从而实现IGBT的动态均流。

与现有技术相比，本发明具有以下有益的技术效果：

1、本发明提供的一种IGBT并联动态均流电路及控制方法，以全局驱动延时控制和本地反馈控制的两级控制为核心，可以全局地检测各并联IGBT的驱动延时差异，并在下一个开关周期进行补偿控制，且输入符合要求参考信号调节集电极电流变化率，从而可以实现N个并联IGBT的动态均流。由于延时信息收发电路与全局驱动延时控制模块的作用，免去了人工测定及补偿延时差的成本，并保证了延时补偿的准确性。

2、本发明提供的IGBT并联均流电路无需缓冲电路的加入，因而不会降低IGBT的开关频率。

3、本发明提供一种用于IGBT并联动态均流的延时匹配电路中，由FPGA对采集到的电压信号进行比较和计算，并最终生产延时补偿。由于FPGA的工作频率高达几百兆Hz，所以可以在几个ns的时间分辨率下调整延时，因此准确度很高。

4、本发明提供的IGBT并联均流电路在保证动态均流的同时可以通过本地反馈控制电路对IGBT的开通关断过程进行加速，从而减小IGBT的开关损耗，经济性好。

5、本发明提供的IGBT并联均流电路，其本地反馈控制电路、延时信息收发电路以及全局驱动延时控制模块均由印刷PCB板实现，有利于实现批量化生产。

附图说明

图1为本发明实例所述的一种IGBT并联动态均流电路的结构示意图。

图2为本发明实例所述的本地反馈控制电路的示意图。

图3为本发明实例所述的延时信息收发电路以及全局驱动延时控制模块的示意图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明采用IGBT集电极电流上升或下降斜率闭环反馈控制，以及在第M个周期对各IGBT开通或关断延时进行采集并计算出驱动延时补偿值，在第M+1对IGBT开关延时补偿控制的方法。本发明所采用的两级控制电路可以控制IGBT开通或关断的速率，并且全局的检测各并联IGBT开关延时不一致情况，利用全局驱动延时控制电路进行补偿，从而可以实现IGBT的并联动态均流；另外，本发明所采用的均压电路无需缓冲电路的加入，因而不会降低IGBT的开关频率。

具体的，本发明一种IGBT并联动态均流电路，如图1所示，其包括N个并联的IGBT、与IGBT个数相同且一一对应的N套本地反馈控制电路、N套延时信息收发电路以及1套全局驱动延时控制模块。N为大于等于2的正整数。

IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；

全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；

本地反馈控制电路的输出端连接对应的IGBT的栅极；

所述的本地反馈控制电路用于根据采集到的反馈信号调节以及全局驱动延时控制模块发出的参考信号调节向对应的IGBT发送的驱动信号的幅值大小；

所述的延时信息收发电路用于采集对应IGBT的开断时间；

所述的全局驱动延时控制模块用于根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

如图2所示，本地反馈控制电路包括依次连接在对应IGBT射极的反馈信号采集电路、反馈与参考信号比较电路、调节器以及主驱动电路；主驱动电路的输出端连接对应IGBT的栅极。

其中，反馈信号采集电路由IGBT辅助射极与射极之间寄生电感或人为接入辅助射极与射极之间电感构成，其中辅助射极接IGBT参考电位。反馈与参考信号比较电路包括运算放大器，与反馈信号相连的电阻R_I及与参考信号相连的电阻R_R，两个电阻的另一端均与运算放大器正输入端相连。参考信号为要求的集电极电流变化率di_ce/dt，当反馈值达到要求值时比较电路输出为零。调节器与反馈与参考信号比较电路共用的运算放大器，与运算放大器负输入端相连，另一端连参考电位的电阻R_C1，以及一端连接运算放大器负输入端，另一端连接运算放大器输出端的串联RC支路。主驱动电路包括若干组由三极管或MOS等功率半导体器件组成的推挽放大电路及栅极电阻，若干组推挽放大电路并联后连接栅极电阻。

如图3所示，延时信息收发电路包括分别设置在全局驱动延时控制模块输入端和输出端的延时采集电路和数模转换器。全局驱动延时控制模块由可编程逻辑门阵列FPGA及相应的外围电路组成。FPGA的最小延时分辨率为1ns。延时采集电路包括两组由逻辑门及其外围电路组成的信号起始点采集电路。外围电路均包括一输出电阻，一输入电阻，n极与逻辑门正电源端相连，p极与逻辑门一输入端相连的二极管Dx1，n极与另一输入端相连、p极与逻辑门参考电位相连的二极管Dx2。两输入端在输出电阻后经一电阻与正电源端相连。

具体的，如图3所示，逻辑门G1的外围电路包括连接在逻辑门G1输出端的输出电阻R_o1，连接在逻辑门G1输入端的输入电阻R₁₂，n极与逻辑门G1正电源端相连、p极与逻辑门G1一输入端相连的二极管D₁₁，n极与逻辑门G1另一输入端相连、p极与逻辑门G1参考电位相连的二极管D₁₂，连接在逻辑门G1两输入端与输入电阻R₁₂之间且与正电源端相连的电阻R₁₁；

逻辑门G2的外围电路包括连接在逻辑门G2输出端的输出电阻R_o2，连接在逻辑门G2输入端的输入电阻R₂₂，n极与逻辑门G2正电源端相连、p极与逻辑门G2一输入端相连的二极管D₂₁，n极与逻辑门G2另一输入端相连、p极与逻辑门G2参考电位相连的二极管D₂₂，连接在逻辑门G2两输入端与输入电阻R₂₂之间且与正电源端相连的电阻R₂₁。

配合上述IGBT并联动态均流电路，本实施例还提供一种IGBT并联动态均流电路的控制方法，具体包含如下步骤：

步骤1，根据所需集电极电流Iceice上升或下降斜率确定全局驱动延时控制模块发出的参考信号幅值大小，将此计算出的幅值输入驱动延时控制模块；

步骤2，在第M个开关周期，全局驱动延时控制模块通过延时信息收发电路向N只并联的IGBT同时发送幅值等于预设值的参考信号，正参考信号上升沿IGBT开通，负参考信号下降沿IGBT关断；其中，M为大于等于1的正整数，N为大于等于2的正整数；

步骤3，本地反馈控制电路接收到正或负参考信号，在反馈与参考信号比较电路中与反馈信号比较后经过调节器，通过主驱动电路驱动IGBT开通或关断；IGBT开通或关断造成集电极电流变化，从而导致反馈信号采集电路中电感产生感生电压，该电压经过延时采集电路使其输出从低电平跳变为高电平，其上升沿时刻被全局驱动延时控制模块采入。

步骤4，全局驱动延时控制模块将第M个机器周期接收到各个IGBT对应的延时采集电路输出跳变为高电平的上升沿时刻与开通或关断参考信号发送时间作差后得到各IGBT的开通延时Ton.1～Ton.N和关断延时Toff.1～Toff.N。设定开通延时基准Ton和关断延时基准Toff，Ton和Toff必须大于所测得的所有IGBT的实际开通延时和关断延时。Ton和Toff一般在几us到十几us之间。全局驱动延时控制模块通过比较和计算第M个机器周期所有IGBT的采集数据，根据公式△Ton.x＝Ton-Ton.x，△Toff.x＝Toff-Toff.x计算出各IGBT驱动信号所需补偿的开通或关断延时时间△Ton.x或△Toff.x，该延时时间即为下一个周期FPGA向各IGBT发送开通或关断信号前所需要额外增加的延时时间，得到优化的参考信号发送时间。

步骤5，在第M+1个开关周期，全局驱动延时控制模块根据优化的参考信号发送时间Tn+△Ton.x和Tf+△Toff.x，其中Tn(Tf)为第M+1个开关周期基准开通(关断)参考信号发送时间，通过数模转换器将要求幅值的参考信号输入各本地反馈控制电路中，与反馈信号比较后经过调节器，通过主驱动器驱动各IGBT，达到所有IGBT在驱动时间优化后达到同时开通或关断，且上升或下降速率相等，从而实现IGBT的动态均流。

最后应当说明的是：以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (10)

1.一种IGBT并联动态均流电路，其特征在于，包括全局驱动延时控制模块，至少并联两个的IGBT，以及分别与IGBT一一对应设置的本地反馈控制电路和延时信息收发电路；

IGBT的射极分别连接对应本地反馈控制电路和延时信息收发电路的输入端；

全局驱动延时控制模块的输入端分别连接延时信息收发电路的输出端，全局驱动延时控制模块的输出端分别连接本地反馈控制电路的输入端；

本地反馈控制电路的输出端连接对应的IGBT的栅极；

所述的本地反馈控制电路根据参考信号以及采集到的反馈信号调节向对应IGBT发送的驱动信号的幅值大小；参考信号由全局驱动延时控制模块发出；

所述的延时信息收发电路用于采集对应IGBT的开断时间；

所述的全局驱动延时控制模块根据采集到的每个IGBT的开断时间，得到不同IGBT开断的时间差，并根据时间差调节发送参考信号的时间。

2.根据权利要求1所述的一种IGBT并联动态均流电路，其特征在于，所述本地反馈控制电路包括依次连接在对应IGBT射极的反馈信号采集电路、反馈与参考信号比较电路、调节器以及主驱动电路；主驱动电路的输出端连接对应IGBT的栅极。

3.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在于，反馈信号采集电路采用IGBT辅助射极与射极之间的寄生电感或接入辅助射极与射极之间电感。

4.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在于，所述反馈与参考信号比较电路包括运算放大器，与反馈信号相连的电阻R_I及与参考信号相连的电阻R_R，两个电阻的另一端均与运算放大器正输入端相连；

所述调节器包括与反馈与参考信号比较电路共用的运算放大器，与运算放大器负输入端相连，另一端连参考电位的电阻R_C1，以及一端连接运算放大器负输入端，另一端连接运算放大器输出端的串联RC支路。

5.根据权利要求2所述的一种IGBT并联动态均流电路，其特征在于，所述主驱动电路包括若干组由三极管或MOS功率半导体器件组成的推挽放大电路及栅极电阻，若干组推挽放大电路并联后连接栅极电阻。

6.根据权利要求1所述的一种IGBT并联动态均流电路，其特征在于，所述延时信息收发电路包括分别设置在全局驱动延时控制模块输入端和输出端的延时采集电路和数模转换器。

7.根据权利要求6所述的一种IGBT并联动态均流电路，其特征在于，所述的延时采集电路包括两组并联的逻辑门及其外围电路；

逻辑门G1的外围电路包括连接在逻辑门G1输出端的输出电阻R_o1，连接在逻辑门G1输入端的输入电阻R₁₂，n极与逻辑门G1正电源端相连、p极与逻辑门G1一输入端相连的二极管D₁₁，n极与逻辑门G1另一输入端相连、p极与逻辑门G1参考电位相连的二极管D₁₂，连接在逻辑门G1两输入端与输入电阻R₁₂之间且与正电源端相连的电阻R₁₁；

逻辑门G2的外围电路包括连接在逻辑门G2输出端的输出电阻R_o2，连接在逻辑门G2输入端的输入电阻R₂₂，n极与逻辑门G2正电源端相连、p极与逻辑门G2一输入端相连的二极管D₂₁，n极与逻辑门G2另一输入端相连、p极与逻辑门G2参考电位相连的二极管D₂₂，连接在逻辑门G2两输入端与输入电阻R₂₂之间且与正电源端相连的电阻R₂₁。

8.根据权利要求1所述的一种IGBT并联动态均流电路，其特征在于，所述全局驱动延时控制模块采用可编程逻辑门阵列FPGA。

9.根据权利要求8所述的一种IGBT并联动态均流电路，其特征在于，所述可编程逻辑门阵列FPGA的最小延时分辨率为1ns。

10.一种如权利要求2所述IGBT并联动态均流电路的控制方法，其特征在于，包含以下步骤：

步骤1，根据所需集电极电流i_ce上升或下降斜率确定全局驱动延时控制模块发出的参考信号幅值大小，将此计算出的幅值输入驱动延时控制模块；

步骤2，在第M个开关周期，全局驱动延时控制模块通过延时信息收发电路向N只并联的IGBT同时发送幅值等于预设值的参考信号，正参考信号上升沿IGBT开通，负参考信号下降沿IGBT关断；其中，M为大于等于1的正整数，N为大于等于2的正整数；

步骤3，本地反馈控制电路接收到正或负参考信号，在反馈与参考信号比较电路中与反馈信号比较后经过调节器，通过主驱动电路驱动IGBT开通或关断；同一时刻，延时采集电路对IGBT的集电极电流i_ce上升或下降起始时间点进行采集，采集的数据被送入全局驱动延时控制模块中；

步骤4，全局驱动延时控制模块通过比较和计算第M个开关周期所有IGBT的开断时间与参考信号发出之间延时，得到不同IGBT开断延时，根据如下公式计算出每一个IGBT参考信号所需补偿的开通或关断发送时间，并根据此时间，计算出在下一个开关周期中各并联IGBT参考信号发送时间；

△Ton.x＝Ton-Ton.x，△Toff.x＝Toff-Toff.x；

其中，△Ton.x或△Toff.x为各IGBT参考信号所需补偿的开通或关断发送时间，Ton为开通延时基准，Toff为关断延时基准，Ton.x为各IGBT的开通延时，Toff.x为各IGBT的关断延时；

步骤5，全局驱动延时控制模块根据下一个开关周期中各并联IGBT参考信号发送时间，通过数模转换器将要求幅值的参考信号输入本地反馈控制电路中，并分别对IGBT发送驱动信号，达到所有IGBT的同时开通或关断，且上升或下降速率相等，从而实现IGBT的动态均流。