CN105723443B - 矩阵排列的晶体管组的寻址 - Google Patents

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Abstract

一种包括晶体管阵列的装置；其中该装置包括为晶体管设置栅电极或源电极中的一个的第一导体(4a，4b)阵列，和为晶体管设置栅电极或源电极中的另一个的第二导体(2a，2b)阵列；其中该第一导体包含每个与晶体管阵列的相应的一组N行相关联的导体；并且其中该晶体管列包含与第二导体阵列的相应的一组N个第二导体相关联的晶体管列，并且每组N个第二导体中的每个第二导体与相应的晶体管列中相应的一组1/N的晶体管相关联；其中N大于1。

Description

矩阵排列的晶体管组的寻址
晶体管阵列的寻址操作涉及独立地控制该阵列的每个晶体管的漏电极处的电位。
一种寻址技术涉及，通过控制晶体管行的栅电极处的电压循序地使晶体管行在截止状态和导通状态之间切换，并然后将相应的数据电压施加到晶体管行中每个处于导通状态的晶体管的源电极。一个或多个导体层限定了栅极导体阵列和源极导体阵列，每个栅极导体为该晶体管阵列的相应的晶体管行设置栅电极，并且被连接到栅极驱动器的相应的输出端；而每个源极导体为该晶体管阵列的相应的晶体管列设置源电极，并且被连接到源极驱动器的相应的输出端。
本申请的发明人已经认识到以下挑战：开发一种用于在晶体管阵列中寻址晶体管的新技术。
本文提供一种包括晶体管阵列的装置；其中该装置包括为晶体管设置栅电极或源电极中的一个的第一导体的阵列，和为晶体管设置栅电极或源电极中的另一个的第二导体的阵列；其中该第一导体包含每个与晶体管阵列的相应的一组N行相关联的导体；并且其中该晶体管列包含与第二导体阵列的相应的一组N个第二导体相关联的晶体管列，并且每组N个第二导体中的每个第二导体与相应的晶体管列中相应的一组1/N的晶体管相关联；其中N大于1。
根据一个实施例，N为大于1的整数。
根据一个实施例，第一导体为晶体管设置栅电极，而第二导体为晶体管设置源电极。
根据一个实施例，第一导体为晶体管设置源电极，而第二导体为晶体管设置栅电极。
根据一个实施例，N为2。
根据一个实施例，该装置还包含一个或多个驱动器；其中第一导体和第二导体中的每个被连接到一个或多个驱动器芯片的相应的输出端。
根据一个实施例，至少第一导体被布线在该晶体管阵列的至少一个拐角的周围。
根据一个实施例，该装置还包含像素导体阵列，其中每个像素导体行都与相应的晶体管行相关联，而每个像素导体列都与相应的晶体管列相关联。
根据一个实施例，该装置还包含光学媒介，该光学媒介的光学状态响应于一个或多个像素导体处的电位的改变而改变。
根据一个实施例，该装置包括像素电极阵列，每个像素电极与所述晶体管阵列中的相应一个相关联，以及每个晶体管行包括用于相应的像素电极行的晶体管，而每个晶体管列包括用于相应的像素电极列的晶体管。
参照附图，仅通过非限制性示例的方式，在下文中详细描述本发明的实施例，其中：
图1是晶体管阵列的源极、漏极和栅极导体配置的示例的示意平面图；
图2和3是图1中所例示的示例配置的一部分的示意剖面图；
图4是图2和3中所示的像素导体的排列的示例的示意平面图；
图5例示了图1中的源极、漏极和栅极导体的配置的另一个示例；
图6例示了施加到图1或图5中的栅极和源极导体的信号的时序的示例；
图7是晶体管阵列的源极、漏极和栅极导体的配置的另一个示例的示意平面图；
图8和9是图7中所例示的示例配置的一部分的示意剖面图；
图10是图7和8中所示的像素导体的排列的示例的示意平面图；
图11例示了图7中的源极、漏极和栅极导体的配置的另一个示例；
图12例示了施加到图7或图11中的栅极和源极导体的信号的时序的示例；以及
图13是晶体管阵列的源极、漏极和栅极导体的配置的另一个示例的示意平面图。
为了简明起见，相据本发明的实施例的技术的示例被描述成用于16个薄膜晶体管(TFT)的小型阵列的示例；但相同类型的配置可适用于更大型的晶体管阵列，诸如包括超过一百万个晶体管的晶体管阵列。在本说明书的末尾处讨论在不脱离本发明范畴的情况下可以修改在附图中所例示的装置的其他方式。
在以下的描述中，术语“行”和“列”指的是基本上沿正交方向延伸的晶体管/像素串。
技术的第一示例在图1至图4中被例示为用于4×4的晶体管阵列。图1是示出了源极和栅极导体的配置的示例的示意平面图；图2和图3是沿着图1的栅极和源极导体的一部分的示意性剖面图；以及图4是示出了像素导体的排列的示例的示意平面图。
第一图案化导体层被设置于支撑基板30之上。该支撑基板30可以例如包括塑料膜和在该塑料膜和该第一导体层之间形成的平坦化层，以及一个或多个额外的功能层(例如，导体和/或绝缘体层)，所述额外的功能层在该塑料膜和该平坦化层之间、和/或在该平坦化层和该第一图案化导体层之间、和/或在该塑料膜的与该平坦化层相对的一侧。
该第一图案化导体层被图案化来限定(i)源极导体2a-2h的阵列，以及(ii)漏极导体6的阵列，每个漏极导体6为相应的晶体管设置漏电极。在本示例中，四列晶体管的每一列由相应的一对源极导体2a/2b、2c/2d、2e/2f、2g/2h供应(serve)，而每一对源极导体的每个源极导体为该列中相应的半数的晶体管设置源电极。在此示例中，源极导体对为在相应的晶体管列中的交替的晶体管供源电极。该第一图案化导体层的此图案化可以例如通过光刻技术来实现。每个源极导体2被连接到源极驱动器的相应的输出端14。
在限定源极2和漏极导体6的图案化的第一导体层上形成半导体层32，半导体层32为每个晶体管设置相应的半导体沟道。该半导体层32可以是例如通过液态处理技术(诸如旋涂或柔性版印刷技术)沉积的有机聚合物半导体。
在该半导体层32上形成电介质层34，电介质层34为每个晶体管设置相应的栅极电介质。该电介质层可以例如包括一个或多个有机聚合物电介质层。
在电介质层34和半导体层32上沉积导体材料，该导体材料形成在该电介质层34上延伸的第二导体层。
该第二导体层然后被图案化来限定(i)栅极导体4a和4b的阵列。在本示例中，每个栅极导体为相应的一对晶体管行设置栅电极。在本示例中，栅极导体4a、4b绕着晶体管阵列的一个拐角布线到栅极/源极驱动器芯片10的相应的栅极输出端。
该第二导体层的图案化也在漏极导体6的中心之上的位置处限定了在栅极导体4中的通孔。如下文所讨论的，这些通孔允许在漏极导体6与相应的顶部像素导体42之间形成层间导电连接8。
在该第二图案化导体层上形成绝缘体层36，而在该绝缘体层36上形成第三导体层38。该第三导体层38被图案化以限定基本上连续的导体层，该导体层被通孔穿透，该通孔允许在漏极导体6之间穿过第二和第三导体层并往上到达相应的顶部像素导体42的层间导电连接10的形成。此第三导电层用于屏蔽顶部像素导体42免受所有下层导体(包括栅极导体4)处的电位的影响。
在该第三导体层上形成另一个绝缘体层40。绝缘体层36、40可以是例如有机聚合物绝缘体层。绝缘体层36、40、电介质层34和半导体层32然后被图案化以限定经由在该第三导体层中限定的通孔并经由在栅极导体4中限定的通孔向下延伸到各个漏极导体6的通孔。这些通孔的直径比在栅极导体4中限定的通孔和在该第三导体层中限定的通孔的直径小，以避免在层间导电连接8与该第三导体层38和/或栅极导体4之间的任何电短路。
在该顶部绝缘体层40上沉积导体材料。该导体材料填充了在绝缘体层36、40、电介质层34和半导体层32中限定的通孔，并在该顶部绝缘体层40上形成第四导体层42。此第四导体层然后被图案化以形成像素导体42的阵列，每个像素导体与相应的漏极导体6相关联。像素导体42可以例如用于控制被设置在该第四导体层之上的光学媒介(未示出)。如在图4中所示，每个像素导体42被连接到相应的漏电极，并因此与相应的唯一的源极和栅极导体组合相关联。每个栅极导体与相应的一对像素列相关联；而每个像素列由相应的与在该列中交替的像素相关联的一对源极导体供应。
在图1所示的示例中，每个栅极导体采用的形式为：在该晶体管阵列的区域内的两个并行的部件导体。根据一个变型示例，每个栅极导体也可以采用在该晶体管阵列的区域内的单体栅极导体线的形式。
图1例示源极、漏极和栅极导体的配置示例，其中一个像素列的漏极导体以交错方式被交替地排列在一条平行于该像素列的中心线的两侧；而每个栅极导体所采用的形式为在该晶体管阵列的边缘处被连接的两个并行的部件导体。图5中例示一个变型示例，其中像素列的漏极导体的中心全都位于单个的假想直线上；而每个栅极导体具有在晶体管阵列的区域中的分支形式，每个分支在相应晶体管的半导体沟道上延伸。
用于第一、第二、第三和第四导体层的材料的示例包括金属和金属合金。
在此示例中，组合栅极/源极驱动器芯片10在该晶体管阵列的边缘处被接合到基板30。该单个芯片驱动器集成电路(IC)10包括栅极驱动器块16、源极驱动器块18、逻辑块20和存储器块22。逻辑块20的功能包括：接入于驱动器IC 10和主处理单元(MPU)之间；向存储器22传送数据并从存储器22传送数据；协调由栅极和源极驱动器块施加到栅极和源极输出端12、14的信号；以及对输出数据到该源极驱动器块20的传输进行控制。该驱动器IC 10可以包括其他块。
该驱动器芯片10操作以(i)通过对相应的栅极导体4施加适当电压循序地使成对的晶体管行在截止状态和导通状态之间切换，并(ii)同时对所有的源极导体2施加相应的数据电压以在每个与处于导通状态的成对的晶体管行相关联的像素导体42处实现期望的相应电位。图6例示了施加到此第一示例的栅极和源极导体的信号的时序的示例。
在此第一示例中，源极和栅极导体的这种配置使得可以使用可用于2×8TFT阵列的芯片来操作4×4TFT阵列。比起使用具有四个源极输出端和四个栅极输出端的芯片来驱动4×4阵列的情况，在图1中所示的类型的示例配置的另一优点是其需要的围绕在该晶体管阵列的周边的源极/栅极导体的布线更少。
图7至图10中示出了源极和漏极导体的配置的第二示例。图7是示出了源极和漏极导体的配置的第二示例的示意平面图；图8和9是沿着在图7中的栅极和源极导体的一部分的示意性剖面图；而图10是示出了像素导体的排列的示例的示意平面图。
该第二示例基本上与该第一示例相同，不同之处在于：(a)该第二示例包括四个源极导体而不是八个源极导体，四个源极导体的每个为8×2晶体管阵列中相应的一对的列设置源电极并被连接到该源极驱动器的相应的输出端；和(b)该第二示例包括四个栅极导体而不是两个栅极导体，其中该8×2阵列的两晶体管行的每一行都由相应的一对栅极导体来设置，该对栅极导体为在该相应行中的交替的晶体管设置栅电极。
在该第二示例中，驱动器芯片10操作以(i)通过对相应的栅极导体4施加适当的电压循序地使晶体管行的部分在截止状态和导通状态之间切换，并且(ii)对所有的源极导体2同时施加相应的数据电压以在与处于导通状态的该晶体管行部分相关联的每个像素导体处实现期望的相应电位。图12例示了施加到栅极和源极导体的信号的时序的示例。
如在图10中所示，每个像素导体42连接到相应的漏极导体6，并因此与相应的唯一的源极和栅极导体组合相关联。图10的示例包括矩形像素导体阵列，但是像素导体可以具有其他形状，诸如正方形导体。每个源极导体与相应的一对像素列相关联；而每一行像素由相应的一对栅极导体供应，每一对栅极导体都与在该行中交替的像素相关联。在此第二示例中，源极和栅极导体的该配置使得可以使用也可用于4×4TFT阵列的芯片来操作8×2TFT阵列。更一般性地，这种技术使得可以使用可被使用于操作具有较常规的宽高比(例如，4∶3)的TFT阵列的芯片或芯片组来操作具有相对而言非常规的宽高比(例如，16∶3)的TFT阵列。
图7例示了源极、漏极和栅极导体的配置的示例，其中用于像素行的漏极导体以交错方式被交替地安排在平行于该像素行的一条假想中心线的两侧；而每个栅极导体在该晶体管阵列的该区域内采用的形式为在该晶体管阵列的边缘处连接在一起的两个并行的部件导体。图11中例示了一个变型示例，其中像素行的漏极导体的中心全都位于一条假想直线上；而每个栅极导体具有在该晶体管阵列的区域内的分支形式，栅极导体的分支在用于该相应的像素行的晶体管组中每隔一个晶体管则延伸在晶体管的半导体沟道上。在图11的变型示例中，源极和漏极导体具有交错型的配置。
以上描述涉及顶栅极晶体管阵列的示例。上述技术同样可应用于底栅极晶体管阵列，在底栅极晶体管阵列的情况中，第一图案化导体层、半导体层32、电介质层34和该第二图案化导体层的沉积顺序相反，并且不需要在栅极导体4中限定通孔。
图13中示出了源极和漏极导体的配置的第三示例。
此第三示例本质上与该第一示例相同，除了第三示例是使用八个源极导体和二个栅极导体来控制4×3像素阵列的TFT。在图13中，方格网表示4×3像素阵列的像素电极42的位置。每个像素电极42经由相应的层间连接8而连接到12个TFT中的相应一个的漏极导体6。虽然在图13中未被示出，但是在限定了像素电极42阵列的图案化导体层内，所有像素电极42都是彼此电隔离的。一个栅极导体4a为第一像素行中所有的TFT和第二像素行中半数的TFT设置栅电极；而另一栅极导体4b为在第二像素行中剩下的半数TFT和第三像素行中所有的TFT设置栅电极。类似地，每个像素列与该列专用的源极导体以及该列与相邻的晶体管列共用的源极导体相关联。换句话说，每个栅极导体为1.5个像素行的TFT设置栅电极，而且每一组三个源极导体与相应的一组两个像素列的TFT相关联。
每个源极导体连接到源极驱动器芯片的相应端子，而且每个栅极导体连接到栅极驱动器芯片的相应端子。在第三示例中，该驱动器芯片操作以：(i)通过对相应的栅极导体4施加适当电压循序地使晶体管行的部分在截止状态和导通状态之间切换，并(ii)对所有的源极导体2同时施加相应的数据电压以在与处于导通状态的晶体管行的部分相关联的每个像素导体上实现期望的相应电位。图13还表示了用于每个像素的相应的源极和栅极导体的组合。
在此第三示例中，源极和栅极导体的配置使得可以使用也可用于8×2TFT阵列的芯片来操作4×3TFT阵列。
在上述所有涉及被晶体管控制的像素导体阵列的示例中，晶体管的行和列指的是与该晶体管相关联的像素导体42的行和列，而不一定是指该晶体管阵列本身的图案。
以上描述涉及到环状半导体沟道设计的示例，其中每个晶体管的漏电极通过该晶体管的源电极而被包围在源极-漏极导体层之内。上述技术同样适用于其他半导体沟道设计，包括非环状的半导体沟道设计和其他类型的环形半导体沟道设计。例如，每个晶体管的源极和漏电极可以包含叉指型的结构。
以上描述涉及为栅极和源极导体两者设置单个驱动器芯片的示例，但上述技术也可以适用于例如在其中为驱动源极和栅极导体设置单独的驱动器芯片的装置。
以上描述涉及到N＝2和N＝3/2的示例，但是N可以大于2。
以上描述涉及其中栅极与源极导体占据了TFT阵列的覆盖区域内的不同层级的示例，并且源极导体或栅极导体被布线在该TFT阵列的一个拐角周围。然而，上述技术也可以用于与另一技术相结合，在该另一技术中栅极导体或源极导体经由位于在该阵列覆盖区域内的与栅极和源极导体的另一个层级相同的栅极和源极导体的另一个之间的位置被布线到驱动器芯片。
除了以上已明确提及的修改之外，对于本领域技术人员清晰的是可在不离开本发明范畴的情况下对描述的实施例进行各种其他的修改。
本申请人在本文中分开地公开了每个独立的特征以及两个或多个这些特征的任意组合，公开的程度使得这些特征或特征的组合能够根据本领域技术人员的一般知识基于作为一个整体的本说明书被实现，不论这些特征或特征的组合是否解决本文所公开的任何问题，并且不限制权利要求的范围。本申请人表示本发明的方面可以包括任何这些特征或特征的组合。

Claims (8)

1.一种制造至少两个晶体管阵列的方法，每一晶体管阵列包括相同数目的晶体管，其中所述两个晶体管阵列具有不同数目的晶体管的行和不同数目的晶体管的列，所述方法包括：对所述两个晶体管阵列都使用相同数目的源极导体和相同数目的栅极导体，其中，对于所述晶体管阵列中的至少一者，栅极导体中的每个与晶体管阵列的相应的一组N行相关联；并且其中所述晶体管的列包括与所述源极导体的相应的一组N个导体相关联的晶体管的列，所述一组N个导体中的每个导体与相应的晶体管的列中相应的1/N的晶体管相关联；其中N大于1。
2.如权利要求1所述的方法，其中N为大于1的整数。
3.如权利要求2所述的方法，其中N为2。
4.如权利要求1至3中任何一项所述的方法，还包括：对于所述两个晶体管阵列中的每一者，将所述源极导体和所述栅极导体连接到一个或多个驱动器芯片的相应的输出端。
5.如权利要求1至3中任何一项所述的方法，包括至少将每个与晶体管阵列的相应的一组N行相关联的导体布线在所述晶体管阵列的至少一个拐角的周围。
6.如权利要求1至3中任何一项所述的方法，其中所述两个晶体管阵列中的每一者包括像素导体阵列，其中像素导体的每个行与晶体管的相应的行相关联，而每个像素导体的列与晶体管的相应的列相关联。
7.如权利要求6所述的方法，其中所述两个晶体管阵列与光学媒介结合使用，所述光学媒介的光学状态响应于一个或多个像素导体处的电位的改变而改变。
8.如权利要求1至3中任何一项所述的方法，其中所述两个晶体管阵列的每一者还包括像素导体阵列，每个像素导体与所述晶体管阵列中的相应一个晶体管相关联，并且晶体管的每个行包括用于像素电极的相应的行的晶体管，而晶体管的每个列包括用于像素电极的相应的列的晶体管。
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