CN105720978A - 流水线adc的后台校准方法及电路 - Google Patents
流水线adc的后台校准方法及电路 Download PDFInfo
- Publication number
- CN105720978A CN105720978A CN201410735535.3A CN201410735535A CN105720978A CN 105720978 A CN105720978 A CN 105720978A CN 201410735535 A CN201410735535 A CN 201410735535A CN 105720978 A CN105720978 A CN 105720978A
- Authority
- CN
- China
- Prior art keywords
- output signal
- random number
- ctrl
- sub
- adc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明提供了一种流水线ADC的后台校准方法,用于流水线ADC的每个需要校准的流水级,该方法包括:将第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)分别输入第一和第二通道;将第一数字输出信号VADC1[n]、第二数字输出信号VADC2[n]、第一随机数Pn1[n]、第二随机数Pn2[n]、第一后端输出信号Rn1[n]、第二后端输出信号Rn2[n]进行后处理过程,以得到校准后的输出信号Do[n]。本发明提供了一种应用上述方法的流水线ADC的校准电路。本发明的流水线ADC的后台校准方法及电路,能够同时校准由于运算放大器的增益不足和与其前端的电容不匹配而引入的一阶和三阶误差,并且提高了校准算法的收敛速度。
Description
技术领域
本发明涉及一种流水线ADC的后台校准方法及电路。
背景技术
高速高精度流水线ADC(模拟-数字转换器)是模拟集成电路的重要组成部分。如图1所示,流水线ADC包含多个流水级,其中前N个流水级中每个流水级输出两个信号,其中的数字输出信号VADC输出到数字信号处理单元,余量输出信号Rn输出到下一个流水级。其中前N个流水级的结构如图2所示,其包括子ADC、子DAC、减法器、以及余量放大器等。
参照图2,在流水线ADC的每个流水级中,将模拟输入信号Vin(nTs)输入到子ADC中进行量化产生数字输出信号VADC[n];然后将该数字输出信号VADC[n]送入子DAC中进行数模转换得到一个模拟量,用模拟输入信号Vin(nTs)减去该模拟量,得到余量(residue)信号Vres(nTs);将该余量信号Vres(nTs)经余量放大器放大后得到余量输出信号Rn(nTs)。该余量输出信号Rn(nTs)输出到下一个流水级,作为下一个流水级的模拟输入信号。
余量放大器中包含的运算放大器,通常会由于其增益不足、以及其与其前端的电容(例如采样电容、反馈电容等)之间的不匹配而导致一阶和三阶误差。随着流水线ADC的制造进入深亚微米工艺,运算放大器引入的一阶和三阶误差变得明显,减小了流水线ADC的线性度,使得SFDR变差,增加了噪底。传统的ADC的校准方法只对运算放大器的一阶系数进行了校准,并不能校准其引入的三阶误差。近年来也有些方案提出了同时校准余量放大器的一阶和三阶系数,但是这些校准算法的收敛速度较慢。
对ADC的校准方法通常分为前台校准和后台校准。前台校准需要当ADC停止工作后再进行校准,而后台校准可以在ADC的工作过程中进行校准,并且当外界因素(例如,温度、电源电压等)发生变化后,实时对余量放大器的一阶和三阶误差进行校准。
本发明旨在提出一种能够快速地同时校准运算放大器引入的一阶和三阶误差的后台校准方法及电路。
发明内容
本发明的目的在于,提出一种流水线ADC的后台校准方法及电路,在能够同时校准运算放大器引入的一阶和三阶误差的同时,提高了校准算法的收敛速度。
为此,本发明提供了一种流水线ADC的后台校准方法,用于流水线ADC的每个需要校准的流水级,该方法包括:步骤S0:将与当前流水级的模拟输入信号Vin(nTs)相关的第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)分别输入第一和第二通道,所述第一和第二通道均包括依次连接的子ADC、子DAC、减法器、和余量放大器,其中,将所述第一输入信号Vin+(nTs)经过所述第一通道的子ADC量化之后的第一数字输出信号VADC1[n],与第一随机数Pn1[n]加和后输入到所述第一通道的子DAC,将所述第二输入信号Vin-(nTs)经过所述第二通道的子ADC量化之后的第二数字输出信号VADC2[n],与第二随机数Pn2[n]加和后输入到所述第二通道的子DAC;步骤S1:将所述第一通道的余量放大器输出的第一余量输出信号VR1(nTs)输出到下一个流水级的第一通道,并将所述当前流水级之后的所有流水级的第一通道输出的每个数字输出信号进行线性加和,得到第一后端输出信号Rn1[n];并且,将所述第二通道的余量放大器输出的第二余量输出信号VR2(nTs)输出到下一个流水级的第二通道,并将所述当前流水级之后的所有流水级的第二通道输出的每个数字输出信号进行线性加和,得到第二后端输出信号Rn2[n];以及,步骤S2:将所述第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]、所述第一随机数Pn1[n]和第二随机数Pn2[n]、所述第一后端输出信号Rn1[n]和第二后端输出信号Rn2[n]进行后处理过程,以得到校准后的输出信号Do[n],其中,所述第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)满足: 所述第一随机数Pn1[n]满足: 所述第二随机数Pn2[n]满足: 其中,Ctrl[1:0]为控制信号,Pn[n]为均值为0且取值为1和-1的随机信号,Apn1、Apn2和u分别为三个常数。
进一步地,所述后处理过程包括:步骤S21:根据如下公式计算第一中间值temp和第二中间值nn,
所述控制信号Ctrl[1:0]满足如下公式:
另一方面,本发明还提供了一种流水线ADC的后台校准电路,用于实现上述的流水线ADC的后台校准方法,该电路包括:随机数生成单元,其输出第一随机数Pn1[n]和第二随机数Pn2[n];第一通道,其包括依次连接的第一子ADC、第一子DAC、第一减法器、和第一余量放大器,所述第一通道的输入信号为第一输入信号Vin+(nTs),所述第一通道还包括连接在第一子ADC和第一子DAC之间的第一加法器,所述第一加法器将经过所述第一子ADC量化之后的第一数字输出信号VADC1[n]与所述第一随机数Pn1[n]加和后传输到所述第一子DAC;第二通道,其包括依次连接的第二子ADC、第二子DAC、第二减法器、和第二余量放大器,所述第二通道的输入信号为第二输入信号Vin-(nTs),所述第二通道还包括连接在第二子ADC和第二子DAC之间的第二加法器,所述第二加法器将经过所述第二子ADC量化之后的第二数字输出信号VADC2[n]与所述第二随机数Pn2[n]加和后传输到所述第二子DAC;后处理单元,其配置为根据所述第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]、所述第一随机数Pn1[n]和第二随机数Pn2[n]、所述第一后端输出信号Rn1[n]和第二后端输出信号Rn2[n],得到校准后的输出信号Do[n]。
进一步地,所述随机数生成单元包括:随机数生成子单元,其输出均值为0且取值为1和-1的随机信号Pn[n];放大子单元,其对所述随机信号Pn[n]进行放大,放大系数分别为Apn1、Apn2和u;选通子单元,对所述放大子单元的输出进行选通,其包括第一控制端,所述第一控制端连接包括四个状态的控制信号Ctrl[1:0],所述选通子单元配置为,当所述控制信号Ctrl[1:0]为第一状态时,输出的所述第一随机数Pn1[n]为Apn1·Pn[n],所述第二随机数Pn2[n]为Apn1·Pn[n],当所述控制信号Ctrl[1:0]为第二状态时,输出的所述第一随机数Pn1[n]为Apn2·Pn[n],所述第二随机数Pn2[n]为Apn2·Pn[n],当所述控制信号Ctrl[1:0]为第三状态时,输出的所述第一随机数Pn1[n]为Apn1·Pn[n],所述第二随机数Pn2[n]为u·Apn1·Pn[n],当所述控制信号Ctrl[1:0]为第四状态时,输出的所述第一随机数Pn1[n]为Apn2·Pn[n],所述第二随机数Pn2[n]为u·Apn2·Pn[n]。
进一步地,所述后处理单元包括:第一中间值计算子单元,用于计算所述第一中间值temp,其包括:第一算术模块,用于计算(Rn1[n]+Rn2[n])·Pn1[n],以及,第一均值模块,用于计算统计时间内(Rn1[n]+Rn2[n])·Pn1[n]的均值;第二中间值计算子单元,用于计算所述第二中间值nn,其包括:第二算术模块,用于计算(Rn1[n]+Pn1[n])2,以及,第二均值模块,用于计算统计时间内(Rn1[n]+Pn1[n])2的均值;误差系数计算子单元,用于计算所述第一一阶误差系数α11、第一三阶误差系数α13、第二一阶误差系数α21、以及第二三阶误差系数α23;输出信号修正子单元,用于计算所述修正后的第一后端输出信号Rn1[n]|corrected、所述修正后的第二后端输出信号Rn2[n]|corrected、以及所述校准后的输出信号Do[n]。
本发明的流水线ADC的后台校准方法及电路,能够同时校准余量放大器引入的一阶和三阶误差,并且提高了校准算法的收敛速度。
附图说明
图1为流水线ADC的结构示意图;
图2为现有技术的流水线ADC的每个流水级的结构示意图;
图3为本发明的流水线ADC的校准电路的整体结构示意图;
图4为本发明的流水线ADC的校准电路的随机数生成单元的结构示意图;
图5为本发明的流水线ADC的校准电路的后处理单元的结构示意图;
图6为本发明的流水线ADC的校准电路的后处理单元的输出信号修正子单元的结构示意图。
具体实施方式
下面结合附图和具体实施方式对本发明的流水线ADC的后台校准方法及电路作进一步的详细描述,但不作为对本发明的限定。
本发明的流水线ADC的后台校准方法及电路,其用于流水线ADC的每个需要校准的流水级。为了便于描述,将该流水级的模拟输入信号表示为Vin(nTs),其中,Ts为该流水线ADC的采样频率的倒数,n表示第n次采样。
参照图3,本发明的流水线ADC的校准电路包括:随机数生成单元、第一通道、第二通道、以及后处理单元。
参照图4,该随机数生成单元包括:随机数生成子单元,其输出均值为0且取值为1和-1的随机信号Pn[n];放大子单元,其对所述随机信号Pn[n]进行放大,放大系数分别为Apn1、Apn2和u,其中Apn1、Apn2和u分别为三个常数;选通子单元,对放大子单元的输出进行选通,其包括连接到控制信号Ctrl[1:0]的第一控制端,该控制信号Ctrl[1:0]具有四个状态,即有四种取值,分别为00、01、10和11,该选通子单元配置为,当Ctrl[1:0]为00时,输出的Pn1[n]为Apn1·Pn[n]、Pn2[n]为Apn1·Pn[n],当Ctrl[1:0]为01时,输出的Pn1[n]为Apn2·Pn[n]、Pn2[n]为Apn2·Pn[n],当Ctrl[1:0]为10时,输出的Pn1[n]为Apn1·Pn[n]、Pn2[n]为u·Apn1·Pn[n],当Ctrl[1:0]为11时,输出的Pn1[n]为Apn2·Pn[n]、Pn2[n]为u·Apn2·Pn[n]。
参照图3,该第一通道具有与现有技术中每个流水级相似的结构,其包括依次连接的第一子ADC、第一子DAC、第一减法器、和第一余量放大器。该第一通道的输入信号为第一输入信号Vin+(nTs),其中,特别地,该第一通道还包括连接在第一子ADC和第一子DAC之间的第一加法器,该第一加法器将经过第一子ADC量化之后的第一数字输出信号VADC1[n]与第一随机数Pn1[n]加和后传输到第一子DAC。
第二通道的结构与第一通道完全相同,其包括依次连接的第二子ADC、第二子DAC、第二减法器、和第二余量放大器。该第二通道的输入信号为第二输入信号Vin-(nTs),其中,特别地,该第二通道还包括连接在第二子ADC和第二子DAC之间的第二加法器,该第二加法器将经过第二子ADC量化之后的第二数字输出信号VADC2[n]与第二随机数Pn2[n]加和后传输到第二子DAC。
其中,第一通道之后连接的第一后端ADC,是指该流水线ADC中当前流水级之后的所有流水级的第一通道的级联。第一通道的输出信号即第一余量输出信号VR1(nTs),传输到第一后端ADC,得到第一后端输出信号Rn1[n]。其中,得到第一后端输出信号Rn1[n]是当前流水级之后的所有流水级的第一通道输出的每个数字输出信号的线性加和。例如,当前流水级是第3级,其之后所有的流水级分别为第4、5、6级,则此时的第一后端ADC即指第4、5、6级流水级的第一通道的级联,第一后端ADC的输出第一后端输出信号Rn1[n]可以表示为:
Rn1[n]=K4·VADC1,4[n]+K5·VADC1,5[n]+K6·VR,6[n]公式0
其中,VADC1,4[n]、VADC1,5[n]、VR,6[n]分别表示第4、5、6级流水级的第一通道输出的数字输出信号,K4、K5、K6分别表示其加权系数。
同样的,第二通道之后连接的第二后端ADC,是指该流水线ADC中当前流水级之后的所有流水级的第二通道的级联。第二通道的输出信号即第二余量输出信号VR2(nTs),传输到第二后端ADC,得到第二后端输出信号Rn2[n]。其中,得到第二后端输出信号Rn2[n]是当前流水级之后的所有流水级的第二通道输出的每个数字输出信号的线性加和。
后处理单元配置为根据第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]、第一随机数Pn1[n]和第二随机数Pn2[n]、第一后端输出信号Rn1[n]和第二后端输出信号Rn2[n],得到校准后的输出信号Do[n]。
参照图5,后处理单元包括:用于计算第一中间值temp的第一中间值计算子单元,用于计算第二中间值nn的第二中间值计算子单元,以及误差系数计算子单元和输出信号修正子单元。
其中,第一中间值计算子单元包括:第一算术模块,用于计算(Rn1[n]+Rn2[n])·Pn1[n],以及第一均值模块,用于计算统计时间内(Rn1[n]+Rn2[n])·Pn1[n]的均值。第二中间值计算子单元包括:第二算术模块,用于计算(Rn1[n]+Pn1[n])2,以及第二均值模块,用于计算统计时间内(Rn1[n]+Pn1[n])2的均值。
误差系数计算子单元配置为,计算所述第一一阶误差系数α11、第一三阶误差系数α13、第二一阶误差系数α21、以及第二三阶误差系数α23。其实现原理为通过求解如下公式1表示的线性方程组,来得到各个误差系数α11、α21、α13、α23。
以上公式1可以简化表示为公式2:
K·α=b公式2
其中,
根据公式2,要得到各个误差系数α11、α21、α13、α23,则根据下式得到α即可,
其中,K*表示K的伴随矩阵,|K|表示K的行列式,其可以使用莱布尼兹公式得到,也可以使用拉普拉斯展开由低阶的矩阵行列式递推得出。
综上,各个误差系数α11、α21、α13、α23的计算可以最终分解为多个加法、乘法、除法的各种组合。因此,误差系数计算子单元能够由多个加法器、乘法器、除法器的各种组合来实现,最终得出各个误差系数α11、α21、α13、α23。
具体地,公式1中,k11、k21、k31、k32、k41和k42根据如下公式计算,
b1、b2、b3和b4根据如下公式计算,
其中,temp00、temp01、temp10和temp11分别表示第一中间值temp的四个状态的值,nn00、nn01、nn10和nn11分别表示第二中间值nn的四个状态的值。
输出信号修正子单元,用于计算修正后的第一后端输出信号Rn1[n]|corrected、修正后的第二后端输出信号Rn2[n]|corrected、以及校准后的输出信号Do[n]。参照图6,输出信号修正子单元包括第三算术模块以及多个乘法器、加法器等。第三算术单元用于计算 本领域技术人员根据该描述,即可推知第三算术模块的实现方案,也即用各个算术模块/单元来实现,其不需要一定通过软件来实现。
下面结合附图3-6,描述本发明的流水线ADC的校准电路的工作原理。
第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)组成了流水线ADC的一个流水级的输入信号Vin(nTs),其中,
第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]与输入信号之间的关系如下:
Vin+(nTs)=VADC1[n]-eADC1[n]公式10
Vin-(nTs)=VADC2[n]-eADC2[n]公式11
其中,eADC1[n]和eADC2[n]分别表示第一子ADC和第二子ADC的量化误差。由于两个输入信号之间的关系为Vin+(nTs)=-Vin-(nTs),因此,
eADC1[n]=-eADC2[n]公式12
VADC1[n]=-VADC2[n]公式13
则第一和第二余量放大器的输入Vres1(nTs)和Vres2(nTs)可分别表示为:
Vres1(nTs)=-eADC1[n]-Pn1[n]公式14
Vres2(nTs)=eADC1[n]-Pn2[n]公式15
由于流水线ADC的各个流水级,从前级到后级,其误差对ADC整体性能的影响依次减小。例如,若共有六个流水级,则第1流水级的误差对ADC整体性能的影响最大,第2流水级的误差次之,第6流水级的误差对ADC整体性能的影响最小。通常,最后一级FlashADC的误差对ADC整体性能的影响小到可以忽略。而在整个流水线ADC的误差校准过程中,对需要校准的各个流水级,会依照从后级到前级的顺序逐级进行校准。例如,第6级FlashADC的误差对ADC整体性能的影响较小可以忽略,则需要校准的为第1、2、3、4、5级流水级,则先进行第5流水级的校准,则此时第6级作为后端ADC;当第5流水级校准完之后,进行第4流水级的校准,此时第5-6级流水级的误差已经均可以忽略,其共同作为当前流水级的后端ADC;当第4流水级校准完毕之后,再进行第3流水级的校准,此时第4-6级流水级的误差已经均可以忽略,其共同作为当前流水级的后端ADC;以此类推,从而完成整个流水线ADC的误差校准过程。
因此,后端ADC的一阶和三阶误差总是可以忽略,则第一和第二后端输出信号Rn1[n]和Rn2[n]可以表示为:
Rn1[n]=Vres1(nTs)+α11Vres1(nTs)+α13Vres1 3(nTs)公式16
Rn2[n]=Vres2(nTs)+α21Vres2(nTs)+α23Vres2 3(nTs)公式17
αii表示第i余量放大器的j阶误差系数,其中i=1,2,j=1,3。即,α11、α13分别表示第一余量放大器的一阶和三阶误差系数,α21、α23分别表示第二余量放大器的一阶和三阶误差系数。由于两个余量放大器相同,因此有,
α11≈α21公式18
α13≈α23公式19
参照图4,第一随机数Pn1[n]和第二随机数Pn2[n]与随机信号Pn[n]的关系可表示为:
其中,Ctrl[1:0]为控制信号,随机信号Pn[n]的均值为0且取值为1和-1,Apn1、Apn2和u分别为三个常数。
下面参照图5来描述第一和第二中间值计算子单元的原理。
第一算术模块的输出信号为Pn1[n]·(Rn1[n]+Rn2[n]),第一均值模块的输出即第一中间值计算子单元的输出temp可以表示为:
第二算术模块的输出信号为(Rn1[n]+Pn1[n])2,第二均值模块的输出即第二中间值计算子单元的输出nn可以表示为:
结合公式16、17,Rn1[n]+Rn2[n]可表示为:
Rn1[n]+Rn2[n]
=[Vres1(nTs)+Vres2(nTs)]+[α11Vres1(nTs)
+α21Vres2(nTs)]+[α13Vres1 3(nTs)+α23Vres2 3(nTs)]
再结合公式14、15、18、19,则有:
Rn1[n]+Rn2[n]
≈-(Pn1[n]+Pn2[n])-(α11Pn1[n]+α21Pn2[n])
-α13(Pn1[n]3+3eADC1[n]2Pn1[n])
-α23(Pn2[n]3+3eADC1[n]2Pn2[n])
公式24
由于控制信号Ctrl[1:0]的输出可以表示为:
其中k表示第k次采样,N表示所述控制信号Ctrl[1:0]的每个状态持续的采样点的个数。
因此,当Ctrl[1:0]=00时,第一均值模块中的Averager0模块使能,其输出temp为第一状态temp00。又由于此时有Pn1[n]=Apn1Pn[n]=Pn2[n]、Pn[n]2=1,再将公式24代入公式22,则第一中间值temp的第一状态temp00可以表示为:
公式26
根据公式23可得第二中间值nn的第一状态nn00为:
其中,eADC1_1[n]表示为控制信号Ctrl[1:0]第一状态时第一通道的量化误差,将公式27代入公式26,则有:
temp00=-Apn1 2{2+(α11+α21)+(Apn1 2+3nn00)·(α13+α23)}
公式28
同理,当Ctrl[1:0]=01时,第一中间值temp可表示为:
temp01=-Apn2 2{2+(α11+α21)+(Apn2 2+3nn01)·(α13+α23)}
公式29
当Ctrl[1:0]=10时,第一中间值temp可表示为:
temp10=-Apn1 2{1+u+(α11+uα21)+α13(Apn1 2+3nn10)
+α23(u3Apn1 2-3u·nn10)}
公式30
当Ctrl[1:0]=11时,第一中间值temp可表示为:
temp11=-Apn2 2{1+u+(α11+uα21)+α13(Apn2 2+3nn11)
+α23(u3Apn2 2-3u·nn11)}
公式31
为了简化表达,今k11、k21、k31、k32、k41和k42分别表示为公式7的值,且今b1、b2、b3和b4分别表示公式8的值,则公式28、29、30、31可以简化表示为:
即可进一步简化表达为公式1和公式2。由此,可以通过求解公式1(也即公式32)的线性方程组来得到第一和第二通道的误差系数α11、α21、α13、α23。
参照图5,误差系数计算子单元在控制信号Ctrl[1:0]=11时使能,根据输入的第一中间值temp和第二中间值nn,按照解线性方程组的方法来计算误差系数α11、α21、α13、α23。
参照图6,根据误差系数α11、α21、α13、α23以及第一和第二后端输出信号Rn1[n]和Rn2[n],可以计算修正后的第一和第二后端输出信号Rn1[n]|corrected和Rn2[n]|corrected:
可得:
Vout[n]=Rn1[n]|corrected-Rn2[n]|corrected+Pn1[n]+Pn2[n]=-2eADC1[n]
公式35
因此,该流水级校准后的输出信号Do[n]为:
Do[n]=Vout[n]+VADC1[n]-VADC2[n]
=-2eADC1[n]+VADC1[n]+VADC1[n]
=2(VADC1[n]-eADC1[n])=Vin(nTs)
公式36
由公式36可知,经过本发明的流水线ADC的校准电路校准后的输出信号Do[n],消除了由于运算放大器增益不足和与其前端电容不匹配所引入的一阶和三阶误差,能够实现校准的目的。
在上述原理的基础上,以下详细说明本发明的流水线ADC的后台校准方法的过程。
本发明的流水线ADC的后台校准方法,用于流水线ADC的每个流水级,该方法包括:
步骤S0:将第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)分别输入第一和第二通道,其中,在第一通道中,将第一数字输出信号VADC1[n]与第一随机数Pn1[n]加和后输入到第一子DAC,在第二通道中,将第二数字输出信号VADC2[n]与第二随机数Pn2[n]加和后输入到第二子DAC。
步骤S1:将第一余量放大器输出的第一余量输出信号VR1(nTs)输出到下一个流水级的第一通道,并将当前流水级之后的所有流水级的第一通道输出的每个数字输出信号进行线性加和,得到第一后端输出信号Rn1[n];并且,将第二余量放大器输出的第二余量输出信号VR2(nTs)输出到下一个流水级的第二通道,并将当前流水级之后的所有流水级的第二通道输出的每个数字输出信号进行线性加和,得到第二后端输出信号Rn2[n]。
步骤S2:将第一数字输出信号VADC1[n]、第二数字输出信号VADC2[n]、第一随机数Pn1[n]、第二随机数Pn2[n]、第一后端输出信号Rn1[n]、第二后端输出信号Rn2[n]进行后处理过程,以得到校准后的输出信号Do[n]。
步骤S2中的后处理过程包括:
步骤S21:根据公式23计算第二中间值nn,以及根据公式28、29、30、31计算第一中间值temp;再根据公式7和8分别计算k11、k21、k31、k32、k41、k42和b1、b2、b3、b4。
步骤S22:求解公式1(也即公式32)的线性方程组来得到第一和第二通道的误差系数α11、α21、α13、α23;再根据公式33和34得到修正后的第一后端输出信号Rn1[n]|corrected和修正后的第二后端输出信号Rn2[n]|corrected;最后根据如下公式得到所述校准后的输出信号Do[n]:
Do[n]=VADC1[n]-VADC2[n]+Rn1[n]|corrected-Rn2[n]|corrected
+Pn1[n]+Pn2[n]
公式37
参照前述原理,可知上述校准方法可以对运算放大器的一阶和三阶误差进行校准。
同时,使用本发明的后台校准方法要比现有技术的校准方法的收敛速度快。例如,使用传统的校准方法进行校准时,一般至少需要225个时钟周期(即33554432个时钟周期)之后数据才能收敛,即一次校准才能完成。然而,使用本发明的校准电路及校准方法,只需要215个时钟周期(即32768个时钟周期)数据即可收敛。可见,本发明的流水线ADC的后台校准方法及电路,能够有效地提高校准算法的收敛速度,即能够快速地完成对运算放大器的一阶和三阶误差的校准。
以上具体实施方式仅为本发明的示例性实施方式,不能用于限定本发明,本发明的保护范围由权利要求书限定。本领域技术人员可以在本发明的实质和保护范围内,对本发明做出各种修改或等同替换,这些修改或等同替换也应视为落在本发明的保护范围内。
Claims (6)
1.一种流水线ADC的后台校准方法,用于流水线ADC的每个需要校准的流水级,该方法包括:
步骤S0:将与当前流水级的模拟输入信号Vin(nTs)相关的第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)分别输入第一和第二通道,所述第一和第二通道均包括依次连接的子ADC、子DAC、减法器、和余量放大器,其中,
将所述第一输入信号Vin+(nTs)经过所述第一通道的子ADC量化之后的第一数字输出信号VADC1[n],与第一随机数Pn1[n]加和后输入到所述第一通道的子DAC,将所述第二输入信号Vin-(nTs)经过所述第二通道的子ADC量化之后的第二数字输出信号VADC2[n],与第二随机数Pn2[n]加和后输入到所述第二通道的子DAC;
步骤S1:将所述第一通道的余量放大器输出的第一余量输出信号VR1(nTs)输出到下一个流水级的第一通道,并将所述当前流水级之后的所有流水级的第一通道输出的每个数字输出信号进行线性加和,得到第一后端输出信号Rn1[n];并且,将所述第二通道的余量放大器输出的第二余量输出信号VR2(nTs)输出到下一个流水级的第二通道,并将所述当前流水级之后的所有流水级的第二通道输出的每个数字输出信号进行线性加和,得到第二后端输出信号Rn2[n];以及,
步骤S2:将所述第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]、所述第一随机数Pn1[n]和第二随机数Pn2[n]、所述第一后端输出信号Rn1[n]和第二后端输出信号Rn2[n]进行后处理过程,以得到校准后的输出信号Do[n],其中,
所述第一输入信号Vin+(nTs)和第二输入信号Vin-(nTs)满足:
所述第一随机数Pn1[n]满足:
所述第二随机数Pn2[n]满足:
其中,Ctr1[1:0]为控制信号,Pn[n]为均值为0且取值为1和-1的随机信号,Apn1、Apn2和u分别为三个常数。
2.根据权利要求1所述的流水线ADC的后台校准方法,其特征在于,所述后处理过程包括:
步骤S21:根据如下公式计算第一中间值temp和第二中间值nn,
其中,mean(*)表示统计时间内括号中的内容的均值,temp00、temp01、temp10和temp11分别表示所述第一中间值temp的四个状态的值,nn00、nn01、nn10和nn11分别表示所述第二中间值nn的四个状态的值;
步骤S22:计算所述校准后的输出信号Do[n],其中,
先求解如下线性方程组得到所述第一通道的余量放大器的第一一阶误差系数α11和第一三阶误差系数α13、以及第二通道的余量放大器的第二一阶误差系数α21和第二三阶误差系数α23,
其中,k11、k21、k31、k32、k41和k42分别根据如下公式计算,
b1、b2、b3和b4分别根据如下公式计算,
再根据如下公式得到修正后的第一后端输出信号Rn1[n]|corrected和修正后的第二后端输出信号Rn2[n]|corrected,
从而根据如下公式得到所述校准后的输出信号Do[n],
Do[n]=VADC1[n]-VADC2[n]+Rn1[n]|corrected-Rn2[n]|corrected+Pn1[n]+Pn2[n]。
3.根据权利要求2所述的流水线ADC的后台校准方法,其特征在于,所述控制信号Ctr1[1:0]满足如下公式:
其中,k表示第k次采样,N表示所述控制信号Ctr1[1:0]的每个状态持续的采样点的个数,
所述第一中间值temp可以进一步表示为:
所述第二中间值nn可以进一步表示为:
4.一种流水线ADC的后台校准电路,用于实现权利要求2所述的流水线ADC的后台校准方法,该电路包括:
随机数生成单元,其输出第一随机数Pn1[n]和第二随机数Pn2[n];
第一通道,其包括依次连接的第一子ADC、第一子DAC、第一减法器、和第一余量放大器,所述第一通道的输入信号为第一输入信号Vin+(nTs),所述第一通道还包括连接在第一子ADC和第一子DAC之间的第一加法器,所述第一加法器将经过所述第一子ADC量化之后的第一数字输出信号VADC1[n]与所述第一随机数Pn1[n]加和后传输到所述第一子DAC;
第二通道,其包括依次连接的第二子ADC、第二子DAC、第二减法器、和第二余量放大器,所述第二通道的输入信号为第二输入信号Vin-(nTs),所述第二通道还包括连接在第二子ADC和第二子DAC之间的第二加法器,所述第二加法器将经过所述第二子ADC量化之后的第二数字输出信号VADC2[n]与所述第二随机数Pn2[n]加和后传输到所述第二子DAC;
后处理单元,其配置为根据所述第一数字输出信号VADC1[n]和第二数字输出信号VADC2[n]、所述第一随机数Pn1[n]和第二随机数Pn2[n]、所述第一后端输出信号Rn1[n]和第二后端输出信号Rn2[n],得到校准后的输出信号Do[n]。
5.根据权利要求4所述的流水线ADC的后台校准电路,其特征在于,所述随机数生成单元包括:
随机数生成子单元,其输出均值为0且取值为1和-1的随机信号Pn[n];
放大子单元,其对所述随机信号Pn[n]进行放大,放大系数分别为Apn1、Apn2和u;
选通子单元,对所述放大子单元的输出进行选通,其包括第一控制端,所述第一控制端连接包括四个状态的控制信号Ctr1[1:0],所述选通子单元配置为,
当所述控制信号Ctr1[1:0]为第一状态时,输出的所述第一随机数Pn1[n]为Apn1·Pn[n],所述第二随机数Pn2[n]为Apn1·Pn[n],
当所述控制信号Ctr1[1:0]为第二状态时,输出的所述第一随机数Pn1[n]为Apn2·Pn[n],所述第二随机数Pn2[n]为Apn2·Pn[n],
当所述控制信号Ctr1[1:0]为第三状态时,输出的所述第一随机数Pn1[n]为Apn1·Pn[n],所述第二随机数Pn2[n]为u·Apn1·Pn[n],
当所述控制信号Ctr1[1:0]为第四状态时,输出的所述第一随机数Pn1[n]为Apn2·Pn[n],所述第二随机数Pn2[n]为u·Apn2·Pn[n]。
6.根据权利要求5所述的流水线ADC的后台校准电路,其特征在于,所述后处理单元包括:
第一中间值计算子单元,用于计算所述第一中间值temp,其包括:
第一算术模块,用于计算(Rn1[n]+Rn2[n])·Pn1[n],以及,
第一均值模块,用于计算统计时间内(Rn1[n]+Rn2[n])·Pn1[n]的均值;
第二中间值计算子单元,用于计算所述第二中间值nn,其包括:
第二算术模块,用于计算(Rn1[n]+Pn1[n])2,以及,
第二均值模块,用于计算统计时间内(Rn1[n]+Pn1[n])2的均值;
误差系数计算子单元,用于计算所述第一一阶误差系数α11、第一三阶误差系数α13、第二一阶误差系数α21、以及第二三阶误差系数α23;
输出信号修正子单元,用于计算所述修正后的第一后端输出信号Rn1[n]|corrected、所述修正后的第二后端输出信号Rn2[n]|corrected、以及所述校准后的输出信号Do[n]。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410735535.3A CN105720978B (zh) | 2014-12-04 | 2014-12-04 | 流水线adc的后台校准方法及电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410735535.3A CN105720978B (zh) | 2014-12-04 | 2014-12-04 | 流水线adc的后台校准方法及电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105720978A true CN105720978A (zh) | 2016-06-29 |
CN105720978B CN105720978B (zh) | 2022-12-13 |
Family
ID=56143809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410735535.3A Active CN105720978B (zh) | 2014-12-04 | 2014-12-04 | 流水线adc的后台校准方法及电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105720978B (zh) |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080258949A1 (en) * | 2007-04-04 | 2008-10-23 | The Regents Of The University Of California | Digital background correction of nonlinear error ADC's |
CN102025373A (zh) * | 2009-09-16 | 2011-04-20 | 复旦大学 | 一种数字后台校准电路 |
CN102075189A (zh) * | 2011-02-16 | 2011-05-25 | 东南大学 | 一种可进行后台数字校准的流水线式模数转换器 |
CN201957001U (zh) * | 2011-02-16 | 2011-08-31 | 东南大学 | 一种可进行后台数字校准的流水线式模数转换器 |
CN102723949A (zh) * | 2012-06-20 | 2012-10-10 | 合肥工业大学 | 一种适用于流水线型模数转换器的数字后台校正方法 |
JP2012195769A (ja) * | 2011-03-16 | 2012-10-11 | Asahi Kasei Electronics Co Ltd | パイプライン型a/d変換器、パイプライン型a/d変換器用校正装置 |
US8344920B1 (en) * | 2011-09-29 | 2013-01-01 | Hittite Microwave Norway As | Methods and apparatus for calibrating pipeline analog-to-digital converters |
US20130038477A1 (en) * | 2011-08-11 | 2013-02-14 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Capacitor Mismatch Error Correction in Pipeline Analog-to-Digital Converters |
US20130187801A1 (en) * | 2012-01-24 | 2013-07-25 | Synopsys, Inc. | Gain and dither capacitor calibration in pipeline analog-to-digital converter stages |
CN103460605A (zh) * | 2011-03-31 | 2013-12-18 | 美国亚德诺半导体公司 | 具有误差校正的流水线adc |
US8723706B1 (en) * | 2012-08-28 | 2014-05-13 | Maxim Integrated Products, Inc. | Multi-step ADC with sub-ADC calibration |
CN103973306A (zh) * | 2014-04-04 | 2014-08-06 | 华南理工大学 | 一种流水线adc的后台数字校准装置及方法 |
-
2014
- 2014-12-04 CN CN201410735535.3A patent/CN105720978B/zh active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080258949A1 (en) * | 2007-04-04 | 2008-10-23 | The Regents Of The University Of California | Digital background correction of nonlinear error ADC's |
CN102025373A (zh) * | 2009-09-16 | 2011-04-20 | 复旦大学 | 一种数字后台校准电路 |
CN102075189A (zh) * | 2011-02-16 | 2011-05-25 | 东南大学 | 一种可进行后台数字校准的流水线式模数转换器 |
CN201957001U (zh) * | 2011-02-16 | 2011-08-31 | 东南大学 | 一种可进行后台数字校准的流水线式模数转换器 |
JP2012195769A (ja) * | 2011-03-16 | 2012-10-11 | Asahi Kasei Electronics Co Ltd | パイプライン型a/d変換器、パイプライン型a/d変換器用校正装置 |
CN103460605A (zh) * | 2011-03-31 | 2013-12-18 | 美国亚德诺半导体公司 | 具有误差校正的流水线adc |
US20130038477A1 (en) * | 2011-08-11 | 2013-02-14 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Capacitor Mismatch Error Correction in Pipeline Analog-to-Digital Converters |
US8344920B1 (en) * | 2011-09-29 | 2013-01-01 | Hittite Microwave Norway As | Methods and apparatus for calibrating pipeline analog-to-digital converters |
US20130187801A1 (en) * | 2012-01-24 | 2013-07-25 | Synopsys, Inc. | Gain and dither capacitor calibration in pipeline analog-to-digital converter stages |
CN102723949A (zh) * | 2012-06-20 | 2012-10-10 | 合肥工业大学 | 一种适用于流水线型模数转换器的数字后台校正方法 |
US8723706B1 (en) * | 2012-08-28 | 2014-05-13 | Maxim Integrated Products, Inc. | Multi-step ADC with sub-ADC calibration |
CN103973306A (zh) * | 2014-04-04 | 2014-08-06 | 华南理工大学 | 一种流水线adc的后台数字校准装置及方法 |
Non-Patent Citations (3)
Title |
---|
HUNG-WEI CHEN: "A 10b 320MS/s self-calibrated pipeline ADC", 《2010 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE》 * |
熊召新等: "基于比较器抖动的数字后台校准算法", 《华中科技大学学报(自然科学版)》 * |
郭静宜等: "一种适用于流水线ADC的数字校准算法的硬件实现", 《高技术通讯》 * |
Also Published As
Publication number | Publication date |
---|---|
CN105720978B (zh) | 2022-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104796149B (zh) | 高精度逐次逼近型模数转换器及其基于dnl的性能提升方法 | |
CN102075189B (zh) | 一种可进行后台数字校准的流水线式模数转换器 | |
CN102386921B (zh) | 一种流水线adc多比特子dac电容失配校准方法 | |
CN201957001U (zh) | 一种可进行后台数字校准的流水线式模数转换器 | |
CN107359878A (zh) | 一种基于最小量化误差的流水线adc的前端校准方法 | |
CN107453756B (zh) | 一种用于流水线adc的前端校准方法 | |
CN104067521A (zh) | 用于减低流水线式模数转换器中的级间增益误差和非线性的基于关联的背景校准 | |
TWI516034B (zh) | 用以校準管線類比至數位轉換器之方法與裝置 | |
CN204216883U (zh) | 流水线adc的后台校准电路 | |
CN106027050A (zh) | 一种使用开环增益级的流水线逐次逼近式模数转换器 | |
CN102723951B (zh) | 一种具有平移技术的流水线型adc数字后台校正电路 | |
CN107994903A (zh) | 模数转换电路及流水线模数转换器 | |
CN104040896A (zh) | 减少开关电容网络中非线性反冲的影响 | |
CN108134606A (zh) | 一种基于数字校准的流水线adc | |
CN102723949B (zh) | 一种适用于流水线型模数转换器的数字后台校正方法 | |
CN104104387B (zh) | 一种提高模数转换器动态范围的装置和方法 | |
Aytar et al. | Employing threshold inverter quantization (TIQ) technique in designing 9-Bit folding and interpolation CMOS analog-to-digital converters (ADC) | |
CN105187066B (zh) | 数模转换器 | |
Miki et al. | An 11-b 300-MS/s double-sampling pipelined ADC with on-chip digital calibration for memory effects | |
CN109462402A (zh) | 混合型流水线adc结构 | |
CN105720978A (zh) | 流水线adc的后台校准方法及电路 | |
Kitamura et al. | Order statistics based low-power flash ADC with on-chip comparator selection | |
Mafi et al. | A background calibration in pipelined ADCs | |
CN114070314B (zh) | 流水线逐次逼近型adc的级间增益误差校准方法和系统 | |
Wu et al. | A digital background calibration scheme for pipelined ADCs using multiple-correlation estimation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |