CN105716479B - 一种应用于靶场测试的加速度记录装置 - Google Patents

一种应用于靶场测试的加速度记录装置 Download PDF

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Abstract

本发明公开了一种靶场测试系统中的加速度记录装置，该装置包括加速度传感模块、A/D转换模块、FPGA信号处理模块、Flash数据存储模块、USB数据传输模块以及供电模块。装置工作时，加速度传感模块获得加速度信号，输出到A/D转换模块，A/D转换模块将加速度对应的电压信号转化为数字信号，输出到FPGA信号处理模块完成数据处理，FPGA信号处理模块可将处理后的信号输出到Flash数据存储模块进行保存，也可将数据通过USB数据传输模块传输到计算机进行实时处理。本发明使用的加速度传感器为高精度、低功耗的三轴加速度计，可获得高精度的加速度数据，不论是靶场测试还是其他的应用领域，都可以满足当前的实际应用需求。

Description

一种应用于靶场测试的加速度记录装置
技术领域
本发明属于加速度记录和测量领域，特别是一种应用于靶场测试的加速度记录装置。
背景技术
加速度传感器也称为加速度计是用来测量加速度的惯性传感器件，可用于倾斜角，惯性力，冲击及震动等惯性参数的测量。加速度传感器在汽车，航空航天，军事，工业，医疗等领域有着极为广泛的应用，其中高精度加速度传感器以其体积小，功耗低，与其配合使用的检测电路受温度影响较小等特点而备受关注，高精度加速度传感器是基于微电子机械系统加工而成的微加速度计，高精度加速度计是在微电子技术的基础上发展起来的，它是利用微电子加工技术，制作微型机械结构结合集成电路实现各种功能的技术。在军事和航空航天领域高精度加速度计也是惯性导航系统中重要的惯性器件之一，其精度水平直接决定了惯性导航的精度，它还可与高精度陀螺一起应用于车辆和飞行器导航等领域。高精度加速度计同样在机器人自动控制，地震勘探等领域也有很重要的应用价值。
在加速度传感器的基础上，发展起来的加速度记录装置常见的主要应用于运输过程冲撞冲击振动监测记录、装配线监测、制动系统、易碎性测试、实验室落体实验测试、飞行颠簸测试、机器监测、火车车钩连接冲击测试等方面，但是目前的加速度记录装置存在着功耗大、成本高的缺陷，只能应用于特定的领域，严重限制了加速度记录装置向更宽更广的领域的发展。
发明内容
本发明所解决的技术问题在于提供一种高精度加速度记录装置，可以很好的测量并记录靶场测试中的弹体的加速度信息。
实现本发明目的的技术解决方案为：一种应用于靶场测试的加速度记录装置，包括加速度传感模块、A/D转换模块、FPGA信号处理模块、USB数据传输模块、Flash数据存储模块和供电模块；
所述加速度传感模块输出端与A/D转换模块的输入端相连，A/D转换模块的输出端与FPGA信号处理模块的信号输入端相连，FPGA信号处理模块的一个输出端与A/D转换模块的控制信号输入端相连，FPGA信号处理模块的另一个输出端与USB数据传输模块的输入端相连，FPGA信号处理模块的第三输出端与Flash数据存储模块的输入端相连，Flash数据存储模块的输出端与FPGA信号处理模块的信号输入端相连，USB数据传输模块的输出端与外部计算机相连；供电模块为上述各模块供电；
加速度传感模块完成加速度信号到电信号的转换；A/D转换模块完成加速度对应的电信号到数字信号的转换；FPGA信号处理模块用于控制A/D转换模块的工作模式，并完成数字信号的处理，同时对数据存储方式进行选择，确定数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机；Flash数据存储模块则完成数据的存储功能；USB数据传输模块完成加速度记录装置与计算机之间的数据传输。
整个装置开始工作时，加速度传感模块获得加速度信号，输出到A/D转换模块，A/D转换模块将加速度对应的电压信号转化为数字信号，输出到FPGA信号处理模块完成数据处理，FPGA信号处理模块可将处理后的信号输出到Flash数据存储模块进行保存，也可将数据通过USB数据传输模块传输到计算机进行实时处理。在靶场测试中，加速度记录装置要固定在弹体上，在弹体运动过程中，加速度记录装置将弹体的加速度数据实时地记录到Flash数据存储模块，后通过USB数据传输模块输出到计算机处理，获取弹体运动轨迹。
本发明与现有技术相比，其显著优点为：1)本发明使用的加速度传感器为高精度、低功耗的三轴加速度计，可获得高精度的加速度数据，不论是靶场测试还是其他的应用领域，都可以满足当前的实际应用需求；2)本发明采用的核心数据处理芯片为XC3S500E系列，在满足数据处理速率和控制功能等要求的同时，节约设计成本，可使本发明在以后获得更加广阔的应用前景；3)本发明采用独立设计的经过结构优化的供电模块，同时选用低功耗芯片，大大降低本发明的功耗，可实现电池供电，充分实现了低功耗、易携带、微型化的设计理念；4)本发明的装置可以很好的测量并记录靶场测试中的弹体的加速度信息；5)本发明的装置结构简单，便于实施。
下面结合附图对本发明做进一步详细的描述。
附图说明
图1为本发明加速度记录装置的系统总体结构框图。
图2为本发明A/D转换模块的电路图。
图3为本发明Flash数据存储模块的电路图。
图4为本发明供电模块的电路图。
图5为本发明USB数据传输模块的电路图。
具体实施方式
本发明的加速度记录装置可以通过高精度的加速度传感器获得加速度对应的电压信号，通过对该电压信号进行处理和记录，保存加速度信息，为后续的加速度数据的处理和速度信息的获取打下基础。
结合图1，本发明的一种应用于靶场测试的加速度记录装置，包括加速度传感模块、A/D转换模块、FPGA信号处理模块、USB数据传输模块、Flash数据存储模块和供电模块；
所述加速度传感模块输出端与A/D转换模块的输入端相连，A/D转换模块的输出端与FPGA信号处理模块的信号输入端相连，FPGA信号处理模块的一个输出端与A/D转换模块的控制信号输入端相连，FPGA信号处理模块的另一个输出端与USB数据传输模块的输入端相连，FPGA信号处理模块的第三输出端与Flash数据存储模块的输入端相连，Flash数据存储模块的输出端与FPGA信号处理模块的信号输入端相连，USB数据传输模块的输出端与外部计算机相连；供电模块为上述各模块供电；
加速度传感模块完成加速度信号到电信号的转换；A/D转换模块完成加速度对应的电信号到数字信号的转换；FPGA信号处理模块用于控制A/D转换模块的工作模式，并完成数字信号的处理，同时对数据存储方式进行选择，确定数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机；Flash数据存储模块则完成数据的存储功能；USB数据传输模块完成加速度记录装置与计算机之间的数据传输。
所述A/D转换模块包括芯片MAX1309(U9)，芯片MAX1309(U9)的4脚、5脚、7脚、8脚作为A/D转换模块的信号输入端，连接加速度传感模块的输出端；芯片MAX1309(U9)的40脚、41脚、42脚、43脚、44脚、45脚、46脚作为A/D转换模块的控制信号输入端，连接到FPGA信号处理模块的控制信号输出端；芯片MAX1309(U9)的26脚、27脚、28脚、29脚、30脚、31脚、32脚、33脚、34脚、35脚、36脚、37脚作为A/D转换模块的信号输出端，连接到FPGA信号处理模块的信号输入端。
所述的Flash数据存储模块包括芯片MT29F2G08(U3)，芯片MT29F2G08(U3)的8脚、16脚、17脚、18脚连接到FPGA信号处理模块的控制信号输出端，芯片MT29F2G08(U3)的29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚一方面作为Flash数据存储模块的信号输入端口，连接到FPGA信号处理模块的数据输出端；另一方面作为Flash数据存储模块的信号输出端口，连接到FPGA信号处理模块的数据输入端。
所述FPGA信号处理模块采用的核心处理芯片为XC3S500E系列芯片。
所述供电模块中，第一电容C1和第四电容C4并联，一端连接第一两芯插头P1的1脚和芯片7809的Vin脚，另一端连接到地；第二电容C2和第五电容C5并联，一端连接到芯片7809的Vout脚和芯片7805的Vin脚，另一端连接到地；第三电容C3和第六电容C6并联，一端连接到芯片7805的Vout脚，另一端连接到地；第十一电容C11和第十三电容C13并联，一端连接到芯片AMS1117-3.3的3脚IN，另一端连接到地；第十二电容C12和第十四电容C14并联，一端连接到芯片AMS1117-3.3的2脚OUT、4脚OUT，另一端连接到地；第七电容C7和第九电容C9并联，一端连接到芯片AMS1117-2.5的3脚IN，另一端连接到地；第八电容C8和第十电容C10并联，一端连接到芯片AMS1117-2.5的2脚OUT、4脚OUT，另一端连接到地；第十五电容C15和第十七电容C17并联，一端连接到芯片NCP5661U1的1脚ENABLE、2脚VIN，另一端连接到地；第十六电容C16和第十八电容C18并联，一端连接到芯片NCP5661(U1)的4脚VOUT，另一端连接到地，芯片NCP5661(U1)的5脚ERROR连接第一电阻R1，第一电阻R1的另一端连接到+5V；第十九电容C19一端连接到芯片79L05(U2)的2脚VIN，另一端连接到地；第二十电容C20和第二十一电容C21并联，一端连接到芯片79L05(U2)的3脚VOUT，另一端连接到地；芯片ICL7660(U3)的2脚CAP+和4脚CAP-间连接第二十四电容C24，第二十二电容C22和第二十三电容C23并联，一端连接到芯片ICL7660(U3)的8脚(V+)，另一端连接到地；第二十五电容C25和第二十六电容C26并联，一端连接到芯片ICL7660(U3)的5脚VOUT，另一端连接到地；第三十电容C30和第三十一电容C31并联，一端连接到+1.2V，另一端连接到地；
输入电压信号连接到第一两芯插头P1的1脚，第一两芯插头P1的2脚接地；第一两芯插头P1的1脚连接到芯片7809的Vin脚，芯片7809的Vout脚连接到芯片7805的Vin脚和芯片ICL7660(U3)的8脚(V+)，芯片7805的Vout脚分别连接到芯片AMS1117-3.3、芯片AMS1117-2.5、芯片NCP5661(U1)、第二六芯插头P2的3脚IN、1脚ENABLE和2脚VIN，芯片ICL7660(U3)的5脚(VOUT)连接到芯片79L05(U2)的2脚(VIN)，芯片79L05(U2)的3脚(VOUT)连接到第二六芯插头(P2)的6脚，芯片AMS1117-3.3的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的3脚，芯片AMS1117-2.5的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的4脚，芯片NCP5661(U1)的4脚VOUT连接到第二六芯插头P2的5脚。
所述USB数据传输模块中，芯片24LC128(U7)的1脚A0、8脚VCC连接+3.3V，芯片24LC128(U7)2脚A1、3脚A2、4脚VSS、7脚WP连接到地，芯片24LC128(U7)的5脚(SDA)通过第十四电阻与芯片CY7C68013A(U6)相连，芯片24LC128(U7)的6脚(SCL)与芯片CY7C68013A(U6)相连；芯片CY7C68013A(U6)的6脚VCC、10脚AVCC、14脚AVCC、18脚VCC、24脚VCC、34脚VCC、39脚VCC、50脚VCC连接到+3.3V，4脚GND、7脚GND、13脚AGND、17脚AGND、19脚GND、21脚RESERVED、33脚GND、35脚GND、48脚GND连接到地，22脚SCL、23脚SDA、51脚WAKEUP分别通过第十九电阻R19、第十八电阻R18、第二十电阻R20连接到+3.3V，11脚XTALIN和12脚XTALOUT之间连接晶振Y1，同时分别通过第三电容C3和第四电容C4连接到地。
下面结合实施例对本发明做进一步详细的描述：
实施例1
结合图1，本发明的加速度记录装置，包括加速度传感模块、A/D转换模块、FPGA信号处理模块、USB数据传输模块、Flash数据存储模块、供电模块，其中，加速度传感模块将加速度信号转换为电信号，并传输到A/D转换模块，A/D转换模块将接收到的电信号转换为数字信号，并传输到FPGA信号处理模块，FPGA信号处理模块一方面控制A/D转换模块的工作模式，一方面完成数字信号的处理，并选择将数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机。若FPGA信号处理模块选择将数据存入到Flash数据存储模块，则Flash数据存储模块接收FPGA信号处理模块的输出信号，并保存；若FPGA信号处理模块选择将数据通过USB数据传输模块进行传输，则USB数据传输模块接收FPGA信号处理模块的输出信号，完成加速度记录装置与计算机之间的数据传输。整个加速度记录装置的供电功能由供电模块实现。
本发明的加速度传感模块完成加速度信号到电信号的转换，加速度传感模块包括供电电路和加速度传感器。其中，加速度传感器采用定制的小尺寸、低功耗的三轴加速度计。
FPGA信号处理模块则负责控制A/D转换模块的工作模式，以及完成数字信号的处理，并选择将数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机。本发明的FPGA信号处理模块采用的核心处理芯片为XC3S500E系列芯片。
结合图2，本发明的A/D转换模块完成加速度对应的电信号到数字信号的转换，包括芯片MAX1309(U9)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)、第三十二电容(C32)。其中芯片MAX1309(U9)的2脚、3脚、6脚、9脚、10脚、11脚、12脚、14脚、16脚、23脚、24脚、39脚、47脚、48脚接地；1脚、13脚、15脚、17脚接+5V；25脚、38脚接+3.3V；18脚、19脚并联，并连接到第三十三电容(C33)，第三十三电容的另一端连接到地；第二十七电容(C27)、第三十电容(C30)一端并联，连接到芯片MAX1309(U9)的21脚，另一端并联，连接到地；20脚和22脚之间并排连接第二十八电容(C28)和第二十九电容(C29)，同时，22脚连接第二十六电容(C26)，然后连接到地；20脚连接第三十二电容(C32)，然后连接到地。
其中，芯片MAX1309(U9)的4脚、5脚、7脚、8脚作为A/D转换模块的信号输入端，连接加速度传感模块的输出端；40脚、41脚、42脚、43脚、44脚、45脚、46脚作为A/D转换模块的控制信号输入端，连接到FPGA信号处理模块的控制信号输出端；26脚、27脚、28脚、29脚、30脚、31脚、32脚、33脚、34脚、35脚、36脚、37脚作为A/D转换模块的信号输出端，连接到FPGA信号处理模块的信号输入端。
结合图3，本发明的Flash数据存储模块则完成数据的存储功能，主要包括芯片MT29F2G08(U3)，第八电阻(R8)、第九电阻(R9)、第十五电阻(R15)。其中芯片MT29F2G08(U3)的7脚连接到第九电阻(R9)，第九电阻(R9)的另一端连接到+3.3V；9脚连接到第八电阻(R8)，第八电阻(R8)的另一端连接到+3.3V；12脚、34脚、37脚、39脚连接到+3.3V；13脚、25脚、36脚、48脚连接到地；19脚连接第十五电阻(R15)，第十五电阻(R15)的另一端连接到+3.3V。
其中，芯片MT29F2G08(U3)的8脚、16脚、17脚、18脚连接到FPGA信号处理模块的控制信号输出端。29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚一方面作为Flash数据存储模块的信号输入端口，连接到FPGA信号处理模块的数据输出端；另一方面作为Flash数据存储模块的信号输出端口，连接到FPGA信号处理模块的数据输入端。
结合图4，本发明的供电模块则完成整个加速度记录装置的供电功能，包括芯片7809、芯片7805、芯片AMS1117-3.3、芯片AMS1117-2.5、芯片NCP5661(U1)、芯片79L05(U2)、芯片ICL7660(U3)、第一两芯插头P1、第二六芯插头P2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23、第二十四电容C24、第二十五电容C25、第二十六电容C26、第三十电容C30、三十一电容C31。
在供电模块中，第一电容C1和第四电容C4并联，一端连接第一两芯插头P1的1脚和芯片7809的Vin脚，另一端连接到地；第二电容C2和第五电容C5并联，一端连接到芯片7809的Vout脚和芯片7805的Vin脚，另一端连接到地；第三电容C3和第六电容C6并联，一端连接到芯片7805的Vout脚，另一端连接到地。第十一电容C11和第十三电容C13并联，一端连接到芯片AMS1117-3.3的3脚(IN)，另一端连接到地；第十二电容C12和第十四电容C14并联，一端连接到芯片AMS1117-3.3的2脚OUT、4脚(OUT)，另一端连接到地。第七电容C7和第九电容C9并联，一端连接到芯片AMS1117-2.5的3脚(IN)，另一端连接到地；第八电容C8和第十电容C10并联，一端连接到芯片AMS1117-2.5的2脚OUT、4脚(OUT)，另一端连接到地。第十五电容C15和第十七电容C17并联，一端连接到芯片NCP5661U1的1脚(ENABLE)、2脚VIN，另一端连接到地；第十六电容C16和第十八电容C18并联，一端连接到芯片NCP5661U1的4脚VOUT，另一端连接到地，5脚ERROR连接第一电阻R1，第一电阻R1连接到+5V。第十九电容C19一端连接到芯片79L05U2的2脚(VIN)，另一端连接到地；第二十电容C20和第二十一电容C21并联，一端连接到芯片79L05U2的3脚VOUT，另一端连接到地。芯片ICL7660U3的2脚CAP+和4脚CAP-间连接第二十四电容C24，第二十二电容C22和第二十三电容C23并联，一端连接到芯片ICL7660(U3)的8脚(V+)，另一端连接到地；第二十五电容(C25)和第二十六电容(C26)并联，一端连接到芯片ICL7660(U3)的5脚(VOUT)，另一端连接到地。第三十电容(C30)和第三十一电容(C31)并联，一端连接到+1.2V，另一端连接到地。
在供电模块中，输入电压信号连接到第一两芯插头(P1)的1脚，第一两芯插头(P1)的2脚接地。第一两芯插头(P1)的1脚连接到芯片7809的Vin脚，芯片7809的Vout脚连接到芯片7805的Vin脚和芯片ICL7660(U3)的8脚(V+)，芯片7805的Vout脚分别连接到芯片AMS1117-3.3、芯片AMS1117-2.5、芯片NCP5661(U1)、第二六芯插头(P2)的3脚(IN)、3脚(IN)、1脚(ENABLE)和2脚(VIN)、2脚，芯片ICL7660(U3)的5脚(VOUT)连接到芯片79L05(U2)的2脚(VIN)，芯片79L05(U2)的3脚(VOUT)连接到第二六芯插头(P2)的6脚，芯片AMS1117-3.3的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的3脚，芯片AMS1117-2.5的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的4脚，芯片NCP5661(U1)的4脚(VOUT)连接到第二六芯插头(P2)的5脚。
结合图5，本发明的USB数据传输模块则完成加速度记录装置与计算机之间的数据传输功能，包括芯片CY7C68013A(U6)、芯片24LC128(U7)、晶振(Y1)、六芯插头USB_B、第七电阻(R7)、第十四电阻(R14)、第十八电阻(R18)、第十九电阻(R19)、第二十电阻(R20)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第一电感(L1)、第二电感(L2)。
在USB数据传输模块中，芯片24LC128(U7)的1脚(A0)、8脚(VCC)连接+3.3V，2脚(A1)、3脚(A2)、4脚(VSS)、7脚(WP)连接到地，5脚(SDA)连接第十四电阻后与6脚(SCL)同时连接到芯片CY7C68013A(U6)。
芯片CY7C68013A(U6)的6脚(VCC)、10脚(AVCC)、14脚(AVCC)、18脚(VCC)、24脚(VCC)、34脚(VCC)、39脚(VCC)、50脚(VCC)连接到+3.3V，4脚(GND)、7脚(GND)、13脚(AGND)、17脚(AGND)、19脚(GND)、21脚(RESERVED)、33脚(GND)、35脚(GND)、48脚(GND)连接到地，22脚(SCL)、23脚(SDA)、51脚(WAKEUP)分别通过第十九电阻(R19)、第十八电阻(R18)、第二十电阻(R20)连接到+3.3V，11脚(XTALIN)和12脚(XTALOUT)之间连接晶振Y1，同时分别通过第三电容C3和第四电容C4连接到地。
本发明的加速度记录装置可以通过高精度的加速度传感器获得加速度信号，通过转换，将加速度信号转化为电信号，并对该电信号进行处理和记录，保存加速度信息，实现加速度数据的记录和处理，并为后续速度信息和轨迹信号的获取打下基础。

Claims (1)

1.一种应用于靶场测试的加速度记录装置，其特征在于，包括加速度传感模块、A/D转换模块、FPGA信号处理模块、USB数据传输模块、Flash数据存储模块和供电模块；
所述加速度传感模块输出端与A/D转换模块的输入端相连，A/D转换模块的输出端与FPGA信号处理模块的信号输入端相连，FPGA信号处理模块的一个输出端与A/D转换模块的控制信号输入端相连，FPGA信号处理模块的另一个输出端与USB数据传输模块的输入端相连，FPGA信号处理模块的第三输出端与Flash数据存储模块的输入端相连，Flash数据存储模块的输出端与FPGA信号处理模块的信号输入端相连，USB数据传输模块的输出端与外部计算机相连；供电模块为上述各模块供电；
加速度传感模块完成加速度信号到电信号的转换；A/D转换模块完成加速度对应的电信号到数字信号的转换；FPGA信号处理模块用于控制A/D转换模块的工作模式，并完成数字信号的处理，同时对数据存储方式进行选择，确定数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机；Flash数据存储模块则完成数据的存储功能；USB数据传输模块完成加速度记录装置与计算机之间的数据传输；
所述A/D转换模块包括芯片MAX1309(U9)，芯片MAX1309(U9)的4脚、5脚、7脚、8脚作为A/D转换模块的信号输入端，连接加速度传感模块的输出端；芯片MAX1309(U9)的40脚、41脚、42脚、43脚、44脚、45脚、46脚作为A/D转换模块的控制信号输入端，连接到FPGA信号处理模块的控制信号输出端；芯片MAX1309(U9)的26脚、27脚、28脚、29脚、30脚、31脚、32脚、33脚、34脚、35脚、36脚、37脚作为A/D转换模块的信号输出端，连接到FPGA信号处理模块的信号输入端；
所述的Flash数据存储模块包括芯片MT29F2G08(U3)，芯片MT29F2G08(U3)的8脚、16脚、17脚、18脚连接到FPGA信号处理模块的控制信号输出端，芯片MT29F2G08(U3)的29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚一方面作为Flash数据存储模块的信号输入端口，连接到FPGA信号处理模块的数据输出端；另一方面作为Flash数据存储模块的信号输出端口，连接到FPGA信号处理模块的数据输入端；
所述FPGA信号处理模块采用的核心处理芯片为XC3S500E系列芯片；
所述供电模块中，第一电容(C1)和第四电容(C4)并联，一端连接第一两芯插头(P1)的1脚和芯片7809的Vin脚，另一端连接到地；第二电容(C2)和第五电容(C5)并联，一端连接到芯片7809的Vout脚和芯片7805的Vin脚，另一端连接到地；第三电容(C3)和第六电容(C6)并联，一端连接到芯片7805的Vout脚，另一端连接到地；第十一电容(C11)和第十三电容(C13)并联，一端连接到芯片AMS1117-3.3的3脚(IN)，另一端连接到地；第十二电容(C12)和第十四电容(C14)并联，一端连接到芯片AMS1117-3.3的2脚(OUT)、4脚(OUT)，另一端连接到地；第七电容(C7)和第九电容(C9)并联，一端连接到芯片AMS1117-2.5的3脚(IN)，另一端连接到地；第八电容(C8)和第十电容(C10)并联，一端连接到芯片AMS1117-2.5的2脚(OUT)、4脚(OUT)，另一端连接到地；第十五电容(C15)和第十七电容(C17)并联，一端连接到芯片NCP5661(U1)的1脚(ENABLE)、2脚(VIN)，另一端连接到地；第十六电容(C16)和第十八电容(C18)并联，一端连接到芯片NCP5661(U1)的4脚(VOUT)，另一端连接到地，芯片NCP5661(U1)的5脚(ERROR)连接第一电阻(R1)，第一电阻(R1)的另一端连接到+5V；第十九电容(C19)一端连接到芯片79L05(U2)的2脚(VIN)，另一端连接到地；第二十电容(C20)和第二十一电容(C21)并联，一端连接到芯片79L05(U2)的3脚(VOUT)，另一端连接到地；芯片ICL7660(U3)的2脚(CAP+)和4脚(CAP-)间连接第二十四电容(C24)，第二十二电容(C22)和第二十三电容(C23)并联，一端连接到芯片ICL7660(U3)的8脚(V+)，另一端连接到地；第二十五电容(C25)和第二十六电容(C26)并联，一端连接到芯片ICL7660(U3)的5脚(VOUT)，另一端连接到地；第三十电容(C30)和第三十一电容(C31)并联，一端连接到+1.2V，另一端连接到地；
输入电压信号连接到第一两芯插头(P1)的1脚，第一两芯插头(P1)的2脚接地；第一两芯插头(P1)的1脚连接到芯片7809的Vin脚，芯片7809的Vout脚连接到芯片7805的Vin脚和芯片ICL7660(U3)的8脚(V+)，芯片7805的Vout脚分别连接到芯片AMS1117-3.3、芯片AMS1117-2.5、芯片NCP5661(U1)、第二六芯插头(P2)的3脚(IN)、1脚(ENABLE)和2脚(VIN)，芯片ICL7660(U3)的5脚(VOUT)连接到芯片79L05(U2)的2脚(VIN)，芯片79L05(U2)的3脚(VOUT)连接到第二六芯插头(P2)的6脚，芯片AMS1117-3.3的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的3脚，芯片AMS1117-2.5的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的4脚，芯片NCP5661(U1)的4脚(VOUT)连接到第二六芯插头(P2)的5脚；
所述USB数据传输模块中，芯片24LC128(U7)的1脚(A0)、8脚(VCC)连接+3.3V，芯片24LC128(U7)2脚(A1)、3脚(A2)、4脚(VSS)、7脚(WP)连接到地，芯片24LC128(U7)的5脚(SDA)通过第十四电阻与芯片CY7C68013A(U6)相连，芯片24LC128(U7)的6脚(SCL)与芯片CY7C68013A(U6)相连；芯片CY7C68013A(U6)的6脚(VCC)、10脚(AVCC)、14脚(AVCC)、18脚(VCC)、24脚(VCC)、34脚(VCC)、39脚(VCC)、50脚(VCC)连接到+3.3V，4脚(GND)、7脚(GND)、13脚(AGND)、17脚(AGND)、19脚(GND)、21脚(RESERVED)、33脚(GND)、35脚(GND)、48脚(GND)连接到地，22脚(SCL)、23脚(SDA)、51脚(WAKEUP)分别通过第十九电阻(R19)、第十八电阻(R18)、第二十电阻(R20)连接到+3.3V，11脚(XTALIN)和12脚(XTALOUT)之间连接晶振(Y1)，同时分别通过第三电容(C3)和第四电容(C4)连接到地。
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