CN207866264U - 一种高精度同步组合导航计算机 - Google Patents

Abstract

一种高精度同步组合导航计算机，包括FPGA电路板，DSP处理器，驱动晶振，所述的驱动晶振为DSP处理器和FPGA电路板提供统一的时钟，从而保证各个芯片的同步。采用双DSP处理器与FPGA电路板组合的方式实现对导航数据解算与在线校正滤波分开独立运行，提高了导航解算的频率，可靠性与精度得到极大提高；利用FPGA电路板向陀螺、加速度计提供统一的采样时钟，完成了陀螺数据与加速度数据的同步采集，能够保证导航的实时性；采用了统一的外部数据接口，只需更改接口板就可以实现对不同接口数据采集，避免更改导航计算机的电路接口，增大了组合导航计算机的通用性以及降低了设计成本。

Description

一种高精度同步组合导航计算机

技术领域

本实用新型涉及组合导航计算机领域，特别是一种高精度同步组合导航计算机。

背景技术

组合导航技术是将包括捷联惯导系统（SINS）、GPS、天文导航系统（CNS）等多种导航技术进行综合，实现优势互补，更大程度上提高导航精度。组合导航技术在航天航空、武器制导、车载导航、舰船航行等领域具有十分广泛的应用。

组合导航技术与单一导航技术相比，其性能优势明显，但需要处理的数据量大大增加，各个导航子系统的同步要求也越来越高，这样就对用于导航数据采集、处理与控制的组合导航计算机的结构与性能要求更高。导航计算机基本功能是采集各传感器数据，完成数据补偿及导航解算，并将导航结果输出，同时完成与外部控制命令的交互。传统的导航计算机采用单DSP处理器+FPGA电路板架构的形式进行设计，DSP处理器作为整个系统的数据处理及解算部分，主要功能包括陀螺信号的输出滤波和温度补偿，加表信号的输出滤波和温度补偿、导航参数解算、在线校正滤波和导航数据输出等；FPGA电路板作为整个系统的对外数据输出输入接口，主要功能包括陀螺数据采集、加速度计数据采集、外部传感器数据采集及各传感器数据的同步，同时接受外部控制命令。但由于在线校正滤波的计算量较大，花费的时间多，导致导航参数解算的频率下降，所以这种结构的导航运算速率较慢，导航精度较差。目前，组合导航系统大多采用双DSP处理器结构，文献“基于双DSP处理器的嵌入式导航计算机分布式系统设计，中国惯性技术学报，2008，第16卷第1期”提出将导航计算与在线滤波任务在不同的DSP处理器中完成，有效的提高了系统精度，但是未考虑陀螺数据与加速度计数据的同步以及未考虑DSP处理器之间的数据相互反馈，最终会对精度产生影响；文献“基于光纤陀螺的组合导航系统中双 DSP处理器通信研究，现代科学仪器，2011，第6期”提出使用McASP总线实现两个DSP处理器之间的通信，但是缺少一个主控制器对两个DSP处理器的有效管理与资源分配。

发明内容

本实用新型的目的是为了克服现有技术的上述不足之处，而提供一种具有高导航解算频率、能够进行实时同步数据采集并具有外部通用数据接口的高精度同步组合导航计算机。

为实现上述实用新型目的，本实用新型的技术方案是：

一种高精度同步组合导航计算机，包括FPGA电路板，DSP处理器，驱动晶振，所述的驱动晶振为DSP处理器和FPGA电路板提供统一的时钟，从而保证各个芯片的同步；

所述的DSP处理器，包括两片DSP处理器，一片用于分析处理由FPGA电路板采集的导航参数解算，另一片用于在线校正滤波，并各自将运算的结果输出给FPGA电路板；

所述的FPGA电路板用于为外部陀螺以及加速度计提供时钟脉冲，并完成陀螺数据与加速度计数据的同步采集，以及实现对导航数据的采集，然后将打包好的数据以并行总线的方式传输给指定的DSP处理器，并将DSP处理器运算的结果实时反馈给另一个DSP处理器，进行数据修正，实现导航计算与在线校正滤波任务在不同的DSP处理器中完成，最大可能地提高导航精度。

进一步的方案是：所述的FPGA电路板对外部接口统一采用并行传输的总线接口，包括有数据线、控制线、地址线、测试线、差分时钟线以及GPS系统的秒脉冲信号线，并且还设有接口转换板，接口转换板上的总线接口与FPGA电路板外部接口对应的也采用同样的总线定义，该总线传输速率可调，由FPGA电路板控制。

进一步的方案是：所述的接口转换板上还包括陀螺仪、加速度计、GPS系统设备接口。

进一步的方案是：所述的接口转换板上还包括RS422、RS232、ARINC429扩展接口。

进一步的方案是：所述的差分时钟线用于FPGA电路板与陀螺仪以及加速度计连接，以统一之间时钟，保证采集数据的同步。

进一步的方案是：所述的DSP处理器各自连接Flash存储器，用于扩展DSP处理器的内部储存，以实现大量数据的储存和中转，防止数据损失，提高计算机的导航稳定性和导航精度。

本实用新型由于采用以上结构，与现有技术相比优点在于：

（1）本实用新型采用双DSP处理器与FPGA电路板组合的方式实现对导航数据解算与在线校正滤波分开独立运行，提高了导航解算的频率，可靠性与精度得到极大提高；

（2）本实用新型利用FPGA电路板向陀螺、加速度计提供统一的采样时钟，完成了陀螺数据与加速度数据的同步采集，能够保证导航的实时性；

（3）本实用新型采用了统一的外部数据接口，只需更改接口板就可以实现对不同接口数据采集，避免更改导航计算机的电路接口，增大了组合导航计算机的通用性以及降低了设计成本。

附图说明

图1为本实用新型的总体逻辑结构示意图；

图2为本实用新型的电路结构示意图；

图3为图2中DSP处理器与FPGA电路板之间具体连线与功能划分示意；

图4为图2中FPGA电路板外部接口示意图。

具体实施方式

以下将结合说明书附图对本实用新型做进一步详细说明：

如图1所示，一种高精度同步组合导航计算机，主要由FPGA电路板、DSP处理器、Flash存储器、驱动晶振以及相关接口组成，两个DSP处理器分别通过内部总线接口与FPGA电路板相连，并且拥有各自的存储Flash存储器，外部的传感数据由外部接口写入，经过FPGA电路板的管理后分配给相应的DSP处理器进行数据的处理运算，一片DSP处理器负责导航参数解算，另一片DSP处理器则负责在线校正滤波，DSP处理器将运算的结果输出给FPGA电路板，FPGA电路板会根据运算结果进行导航控制并将各自的运算结果反馈给另一个DSP处理器进行导航参数的修正，由于一次导航参数解算花费的时间较短，在一次在线校正滤波内可以多次完成导航解算，由于导航解算的频率越快，其结果精度越高，这样整个导航计算机的导航精度就相应提高。

图2给出了组合导航计算机与外部传感电路示意，共分为三个主要部分：包括组合导航计算机电路、接口转换板以及外部传感电路，组合导航计算机包括了两个TI公司型号为TMS320C6727B-350的DSP处理器及其扩展存储型号为SST39VF3202的Flash存储器、一个SPARTAN系列型号为XC6SLX16-3FTG256I的FPGA电路板以及驱动晶振，DSP处理器与FPGA电路板之间由控制线、数据线与地址线连接，其各自功能如下：

DSP处理器1功能：读取陀螺以及加速度计数据、温度补偿、标定参数补偿、导航解算；

DSP处理器2功能：读取GPS以及外部传感器数据、读取DSP处理器1解算结果、组合滤波；

FPGA电路板功能：打包导航参数数据并进行分配、读取外部传感器数据、提供外部接口与时钟、输出导航控制参数。

由于FPGA电路板外部接口统一采用并行传输的总线接口（包括16为数据线、6位地址线、6位控制线、读写时钟线），优点是无论挂载多少外部传感器都不用更改导航计算机的电路，能够增加导航计算机的通用性以及减小对导航计算机中FPGA电路板的IO口使用。

这样设计需要专门的接口转换板以实现对外部不同传感器接口的兼容，因此接口转换板接口中包含有一组FPGA电路板并行传输总线接口、三组陀螺接口、三组加速度计接口、一组GPS传感器接口以及其他扩展接口等。

接口转换板为组合导航计算机提供各种导航参数，目前常用的组合导航系统中包含有陀螺、加速度计以及GPS系统，根据需要还可能会加入星敏感器，因此还设有RS422、RS232、ARINC429总线扩展接口，这些传感器数据会通过各自的接口进入接口转换板的FPGA电路板，并在FPGA电路板中完成数据的打包，然后通过并行传输总线写入导航计算机。

另外导航计算机会给外部传感器提供统一的读写时钟来保证数据的由于无论外部有多少传感数据，都是通过转换电路中的FPGA电路板与导航计算机中的FPGA电路板之间的总线来完成数据传输，所以该总线的读写速度一般设置在100Mbps就可以满足数据传输的要求。

本实用新型中DSP处理器与FPGA电路板之间具体连线与功能划分如图3所示，共分为6个部分：FPGA电路板与DSP处理器的配置分别由第部分和第部分完成，主要包括程序配置与时钟配置；第主要是FPGA电路板向DSP处理器以及Flash存储器提供的数据、控制与地址接口，用来进行数据的传输与控制；第部分只要是DSP处理器与FPGA电路板之间传输总线接口的设计；第部分是DSP处理器内部数据处理单元；第部分则是Flash存储器的数据接口设计。

外部所有传感数据的输入、读写时钟的输出、导航控制的输出都是通过一组并行输出总线接口来完成的，具体外部接口的设计如图4所示，共分为FPGA电路板配置模块与外部接口两部分。FPGA电路板配置与图3只中的配置类似，主要是完成程序与时钟配置；外部接口定义了一组与接口转换板连接的并行总线接口，包括：

6位地址线（DH_A(5:0)）：为外部接口提供地址输入；

6位控制线（DH_C(5:0)）：主要负责读写控制与状态控制；

16位数据线（DH_D(15:0)）：为外部传感数据提供并行输入与导航控制数据提供并行输出；

4位测试线（DH_T(3:0)）：用于FPGA电路板功能的测试，还可以用来进行控制与时钟线的扩展；

一组陀螺差分时钟线（FOG_CLK+，FOG_CLK-）：为陀螺数据提供工作时钟；

一组加速度计差分时钟线（ACC_CLK+，ACC_CLK-）：为加速度计提供工作时钟，与陀螺时钟同步；

一根GPS秒脉冲信号（GPS_PPS）：主要为GPS系统提供一个同步脉冲信号。

在进行接口控制时，组合导航计算机中的FPGA电路板属于主控制器，主FPGA电路板会根据导航计算机的运行要求发起读指令与时钟控制，此时当接口转换板中有数据需要发送时，会立即更新控制线中的读信号状态值，此时主FPGA电路板就会进行读操作，同样主FPGA电路板需要写数据时就会使能控制线中的写信号，并在转换接口准备好的情况下完成数据的写操作。

以上仅是本实用新型的优选实施方式，本实用新型的保护范围并不仅局限于上述实施例，凡属于本实用新型思路下的技术方案均属于本实用新型的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理前提下的若干改进和润饰，应视为本实用新型的保护范围。

Claims (9)

1.一种高精度同步组合导航计算机，其特征是包括FPGA电路板，DSP处理器，驱动晶振，所述的DSP处理器，包括两片DSP处理器，一片用于分析处理由FPGA电路板采集的导航参数解算，另一片用于在线校正滤波，并各自将运算的结果输出给FPGA电路板；所述的驱动晶振为DSP处理器和FPGA电路板提供统一的时钟，从而保证各个芯片的同步；所述的FPGA电路板用于为外部陀螺以及加速度计提供时钟脉冲，并完成陀螺数据与加速度计数据的同步采集，以及实现对导航数据的采集，然后将打包好的数据以并行总线的方式传输给指定的DSP处理器，并将DSP处理器运算的结果实时反馈给另一个DSP处理器，进行数据修正。

2.如权利要求1所述的一种高精度同步组合导航计算机，其特征是所述的FPGA电路板对外部接口统一采用并行传输的总线接口，包括有数据线、控制线、地址线、测试线、差分时钟线以及GPS系统的秒脉冲信号线，并且还设有接口转换电路板，接口转换电路板上的总线接口与FPGA电路板外部接口对应的也采用同样的总线定义，该总线传输速率可调，由FPGA电路板控制。

3.如权利要求2所述的一种高精度同步组合导航计算机，其特征是所述的接口转换电路板上还包括陀螺仪、加速度计、GPS系统设备接口。

4.如权利要求2或3所述的一种高精度同步组合导航计算机，其特征是所述的接口转换电路板上还包括RS422、RS232、ARINC429扩展接口。

5.如权利要求2或3所述的一种高精度同步组合导航计算机，其特征是所述的差分时钟线用于FPGA电路板与陀螺仪以及加速度计连接，以统一之间时钟，保证采集数据的同步。

6.如权利要求4所述的一种高精度同步组合导航计算机，其特征是所述的差分时钟线用于FPGA电路板与陀螺仪以及加速度计连接，以统一之间时钟，保证采集数据的同步。

7.如权利要求1、2、3、6任意一项所述的一种高精度同步组合导航计算机，其特征是所述的DSP处理器各自连接Flash存储器，用于扩展DSP处理器的内部储存。

8.如权利要求4所述的一种高精度同步组合导航计算机，其特征是所述的DSP处理器各自连接Flash存储器，用于扩展DSP处理器的内部储存。

9.如权利要求5所述的一种高精度同步组合导航计算机，其特征是所述的DSP处理器各自连接Flash存储器，用于扩展DSP处理器的内部储存。