CN103278162A - 基于cpci总线的旋转式捷联系统硬件平台及其导航解算方法 - Google Patents
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Abstract
基于CPCI总线的旋转式捷联系统硬件平台及其导航解算方法，涉及一种硬件平台。为了解决目前捷联系统的硬件平台的系统解算频率低和抗干扰能力差的问题。它的信号融合扩展板完成对光纤陀螺信号及加速度计信号采集模块采集的三路陀螺信号和三路加速度计信号的高速数据传输、旋转机构位置控制和反馈、外界组合导航信息的接收，将所述信号经过融合处理消除信号受高频噪声影响后，将融合处理后的三路陀螺信号及三路加速度计信号的发送到CPCI桥接芯片的FIFO的缓冲区，导航解算模块通过CPCI总线接口电路访问CPCI桥接芯片的FIFO的缓冲区，对所述信号进行算法误差补偿和导航解算，输出导航信号。它用于光纤陀螺旋转式捷联惯导系统。
Description
技术领域
本发明涉及一种硬件平台，特别涉及一种基于CPCI总线的旋转式捷联系统硬件平台及其导航解算方法。
背景技术
旋转式捷联捷联系统与传统捷联捷联系统的区别在于系统的惯性器件是通过旋转机构固联在载体上，而不再是直接固联在载体上。通过在惯性元件或者IMU(InertialMeasurement Unit)外面加上旋转和控制机构，然后利用旋转来调制掉惯性元件漂移对导航性能的影响，从而达到高精度导航的目的。
CPCI总线是由Ziatech公司1994年提出的一种高性能工业总线，CPCI总线是PCI电气协议标准与成熟的欧洲式插卡工业总装技术相结合，其电气标准与PCI总线相同，它是一种能为主CPU及外设提供高性能数据总线的局部总线，其数据传输速率在33MHZ、32位总线上最高可以达到132MB/s，当CPCI总线宽度为64位，系统时钟为66MHz时，峰值传输速率为528MB/s。此外，CPCI总线支持线性碎发方式，传送过程不需要CPU干预，可适用于各种平台，支持多处理器与并发工作。目前，CPCI总线已经成为新一代微机的主流总线，开发以CPCI总线为基础的系统设备已成为技术发展的热点之一。在实际的应用中，可以通过CPCI总线实现主机与外部设备的高速数据传输，有效地解决了数据的实时传输和存储问题。
CPCI总线作为一种新兴的工业总线，其信号是通过反射方式传播的，外围控制和匹配电路在电气特性上严格遵循总线接口的规范，保证总线信号的完整性。采用紧凑型外围设备互连(CPCI)总线的光纤捷联系统硬件平台具有体积小、结构紧凑、可靠性高的特点，一般可以工作在十分恶劣的环境条件下，具有较强的环境适应能力和电磁兼容性，耐高低温、振动、冲击、潮湿、盐雾等。
光纤陀螺旋转式捷联系统由于其特殊的应用范围和复杂的工作条件，要求系统本身具有良好的稳定性、抗干扰能力和快速反应能力，对光纤陀螺捷联系统的硬件平台提出了较高的要求，但是目前的光纤陀螺捷联系统的硬件平台的系统解算频率低和抗干扰能力差等缺点，不能满足光纤陀螺捷联系统的要求。
发明内容
本发明的目的是为了解决目前的光纤陀螺捷联系统的硬件平台的系统解算频率低和抗干扰能力差的问题，本发明提供一种基于CPCI总线的旋转式捷联系统硬件平台及其导航解算方法。
本发明的基于CPCI总线的旋转式捷联系统硬件平台，它包括光纤陀螺信号及加速度计信号采集模块、信号融合扩展板和导航解算模块；
所述信号融合扩展板包括FPGA电路、CPCI桥接芯片和CPCI总线接口电路，
光纤陀螺信号及加速度计信号采集模块，用于采集的三路陀螺信号及三路加速度计信号，并将采集的三路陀螺信号和三路加速度计信号发送给FPGA电路；
CPCI桥接芯片，用于实现FPGA电路与导航解算模块的数据交换；
CPCI总线接口电路，用于实现三路陀螺及三路加速度计信号通过FPGA和CPCI桥接芯片与标准CPCI信号的转换，通过DMA方式实现CPCI总线到导航解算模块3的数据存储；
导航解算模块，用于通过CPCI总线接口电路访问CPCI桥接芯片的FIFO的缓冲区，对三路陀螺信号及三路加速度计信号进行算法误差补偿和导航解算，并输出导航信号发送给旋转式捷联捷联系统的显控装置；
所述FPGA电路，用于接收三路陀螺信号及三路加速度计信号，还用于对旋转机构的位置及旋转速度进行控制，还用于检测旋转机构的实际位置及旋转速度，还用于接收旋转式捷联捷联系统的GPS及DVL电路的组合导航信息，还用于将三路陀螺信号及三路加速度计信号进行融合处理消除信号受高频噪声影响，并将融合处理后的三路陀螺信号及三路加速度计信号的发送到CPCI桥接芯片的FIFO的缓冲区。
基于CPCI总线的旋转式捷联系统硬件平台的导航解算方法，
它包括如下步骤：
步骤一：捷联系统上电后，完成各个模块的初始化配置；
步骤二：导航解算模块精确校准真实导航坐标系和计算导航坐标系之间的失准角，对失准角进行的补偿，得到初始捷联矩阵；
步骤三：导航解算模块根据访问CPCI桥接芯片的FIFO得到的三路陀螺信号对初始捷联矩阵进行即时修正四元数并归一化，得到新的捷联矩阵；
步骤四：导航解算模块通过步骤三得到的捷联矩阵和当前时刻旋转机构的旋转姿态得到载体的姿态；
步骤五：导航解算模块根据访问CPCI桥接芯片的FIFO得到的三路加速度计信号对步骤三得到的捷联矩阵进行比力坐标变换，得到载体的即时修正速度；
步骤六：根据步骤五，导航解算模块得到载体的即时修正速度计算出载体的位置；
步骤七：导航解算模块输出载体的导航信息，所述导航信息，即：步骤四得到的载体的姿态、步骤五得到的载体的即时修正速度和步骤六得到的载体的位置。
本发明的优点在于，实现了三轴陀螺和三轴加速度计数据高速采集，传输及存储功能，采集速率高，数据量大；采用高速大容量FPGA及高性能CPCI桥接芯片2-2自行开发CPCI扩展板实现陀螺及加速度计数据融合交互，转台转位控制和转台位置及转速信息馈引；充分考虑船用光纤陀螺特殊的应用范围和复杂的工作条件。本发明采用了应用在计算机领域和军工电子领域的最新技术成果，首次将高可靠性的系统平台CPCI嵌入式工控机引入光纤陀螺旋转式捷联系统中，导航解算模块3主要由X86主板完成，通过CPCI总线访问桥接芯片PCI9656内FIFO空间，判断各路通道的状态，获取相关的数据进行算法补偿和导航解算，并将解算后的导航信息进行实时显示。采用紧凑型外围设备互连(CPCI)总线的光纤捷联系统硬件平台具有体积小、结构紧凑、可靠性高的特点，可以工作在十分恶劣的环境条件下，具有较强的环境适应能力和电磁兼容性等优点。经试验证明，本发明的光纤陀螺捷联系统的硬件平台的系统解算的频率提高了2倍和抗干扰能力增强了2倍。
附图说明
图1为本发明所述的旋转式捷联捷联系统的原理示意图。
图2为图1中信号融合扩展板2的原理示意图。
图3为图2中FPGA电路2-1的原理示意图。图4为具体实施方式四所述的基于CPCI总线的旋转式捷联系统硬件平台的原理示意图。
图5为具体实施方式六所述的基于CPCI总线的旋转式捷联系统硬件平台的SDRAM控制器2-1-4控制总线示意图。
图6为具体实施方式七所述的基于CPCI总线的旋转式捷联系统硬件平台的CPCI控制器2-1-10控制总线示意图。
图7为具体实施方式八所述的基于CPCI总线的旋转式捷联系统硬件平台的原理示意图。
图8为本发明所述的基于CPCI总线的旋转式捷联系统硬件平台的导航解算方法的流程示意图。
具体实施方式
具体实施方式一：结合图1和图2说明本实施方式，本实施方式所述的基于CPCI总线的旋转式捷联系统硬件平台，
它包括光纤陀螺信号及加速度计信号采集模块1、信号融合扩展板2和导航解算模块3；
所述信号融合扩展板2包括FPGA电路2-1、CPCI桥接芯片2-2和CPCI总线接口电路2-9，
光纤陀螺信号及加速度计信号采集模块1，用于采集的三路陀螺信号及三路加速度计信号，并将采集的三路陀螺信号和三路加速度计信号发送给FPGA电路2-1；
CPCI桥接芯片2-2，用于实现FPGA电路2-1与导航解算模块3的数据交换；
CPCI总线接口电路2-9，用于实现三路陀螺及三路加速度计信号通过FPGA和CPCI桥接芯片2-2与标准CPCI信号的转换，通过DMA方式实现CPCI总线到导航解算模块3的数据存储；
导航解算模块3，用于通过CPCI总线接口电路2-9访问CPCI桥接芯片2-2的FIFO的缓冲区，对三路陀螺信号及三路加速度计信号进行算法误差补偿和导航解算，并输出导航信号发送给旋转式捷联捷联系统的显控装置；
所述FPGA电路2-1，用于接收三路陀螺信号及三路加速度计信号，还用于对旋转机构的位置及旋转速度进行控制，还用于检测旋转机构的实际位置及旋转速度，还用于接收旋转式捷联捷联系统的GPS及DVL电路的组合导航信息，还用于将三路陀螺信号及三路加速度计信号进行融合处理消除信号受高频噪声影响，并将融合处理后的三路陀螺信号及三路加速度计信号的发送到CPCI桥接芯片2-2的FIFO的缓冲区。
本实施方式所述的光纤陀螺旋转式捷联捷联系统主要由四大部分构成，包括IMU、用于误差抑制的旋转机构、捷联系统硬件平台、导航信息显示及控制装置，其整体结构如图1所示。
IMU包括光纤陀螺和加速度计两部分，IMU被安装在捷联系统的旋转机构结构上，测量沿载体坐标系三个轴方向的角速率及加速度信息；
旋转机构固连在载体上，可以是单轴，双轴或者三轴，其转位严格按照为IMU所指定的旋转设计方案执行；
捷联系统硬件平台是光纤陀螺捷联捷联系统的核心，其主要完成对IMU的信息采集、捷联导航解算、控制系统信息输出及外部传感器信息输入；
显控装置用于IMU输出的原始信息、显示经过捷联导航解算后的导航信息和向系统发送控制信息。
本实施方式所述的基于CPCI总线的旋转式捷联系统硬件平台安装在CPCI加固机箱内实现捷联惯性导航系统功能。
信号融合扩展板2主要完成三路陀螺信号及三路加速度计信号的高速传输，通过光电转换及解串，同时将组合导航信息(GPS、DLV等)和状态旋变信号一起传输给信号融合扩展板2的FPGA电路2-1，通过FPGA电路2-1将融合后的数据经过一定的数字信号处理后，把每种通道的状态字和收发数据写到FPGA上FIFO相应的地址空间中。实现导航算法和组合导航参数的解算关键在于实现FPGA与X86双CPU之间的数据交换。数字信号处理部分主要完成对检测的光纤陀螺转速信号进行数字滤波，消除在检测过程中光路部分和电路部分噪声的影响。
具体实施方式二：结合图2说明本实施方式，本实施方式是对具体实施方式一所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述信号融合扩展板2还包括UART12-6、UART22-7、SDRAM2-3、配置芯片2-4和EEPROM2-5；
UART12-6，用于实现FPGA电路2-1与旋转式捷联捷联系统的旋转机构之间的数据通信；
UART22-7，用于实现FPGA电路2-1与旋转式捷联捷联系统的GPS及DVL电路的数据通信；
SDRAM2-3，用于为FPGA电路2-1接收到的所有数据提供缓冲空间；
配置芯片2-4，用于存储配置数据；
EEPROM2-5，用于存储CPCI桥接芯片2-2的配置信息。
FPGA电路2-1通过SDRAM2-3完成数据速率的转换，同时实现时钟域的转换，并通过乒乓操作实现数据的有序存取。
在当FPGA上电之后，控制配置芯片2-4将所述配置数据载入到FPGA电路2-1内；
UART(Universal Asynchronous Receiver/Transmitter)为通用异步接收/发送装置。
由于设备类型号、制造商号(VID)、设备号(DID)、子制造商号(SVID)、子设备号(SDID)、局部空间描述符、局部空间基地址、中断号、局部响应以及片选响应控制等CPCI桥接芯片2-2的重要配置信息都存储在E2PROM中，所以E2PROM决定了CPCI总线系统的功能能否正常实现，是设计中一个需要特别注意的环节。
系统上电复位后，CPCI桥接芯片2-2首先检测E2PROM是否存在。当检测到的E2PROM首字不是FFFFH时，E2PROM的内容将被CPCI桥接芯片2-2依次读取并进行内部寄存器的初始化。
具体实施方式三：结合图3说明本实施方式，本实施方式是对具体实施方式二所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述FPGA电路2-1内嵌入内部信号源探测点2-1-1、信号接收器、双口RAM2-1-3、FIFO缓冲模块2-1-6、数据控制模块2-1-5、SDRAM控制器2-1-4、CPCI控制器2-1-10、旋转机构信号控制模块2-1-9、组合导航信息接口模块2-1-8和PLL模块2-1-7；
内部信号源探测点2-1-1，用于为外部设备提供测试信号输出端；
信号接收器，用于接收三路陀螺信号及三路加速度计信号；
双口RAM2-1-3，用于将接收的三路陀螺信号及三路加速度计信号的8位数据位宽转换为32数据位宽；
FIFO缓冲模块2-1-6：用于存储从SDRAM控制器2-1-4读取的数据；
数据控制模块2-1-5；用于产生双口RAM2-1-3和SDRAM控制器2-1-4的地址总线、数据总线和控制总线，还用于实现双口RAM2-1-3至SDRAM控制器2-1-4正确的数据转移，还用于从SDRAM控制器2-1-4读取三路陀螺信号及三路加速度计信号的数据，将所述数据经过融合处理消除信号受高频噪声影响后，把每路通道的状态字和收发数据写到FIFO缓冲模块2-1-6相应的地址空间中；
SDRAM控制器2-1-4，用于控制SDRAM2-3的读写及刷新的操作；
CPCI控制器2-1-10，用于控制CPCI桥接芯片2-2进行参数配置和数据传输；
旋转机构信号控制模块2-1-9，用于旋转机构位置及旋转速度的控制和反馈；
组合导航信息接口模块2-1-8，用于外界组合导航信息的接收；
PLL模块2-1-7，用于实现所述捷联捷联系统时钟的倍频、分频及延迟时钟控制操作，实现捷联捷联系统内不同时钟域的时钟分配。
FPGA中信号接收器接收采集到的加速度和陀螺信号，然后通过CY7B923将其需要转化为高速串行数据进行电光(E/O)转换，再经过光电(O/E)转换后进入FPGA，因为这一部分比较简单，主要是完成加速度和陀螺信号采集；
进入FPGA的信号经过O/E转换为高速差分串行数据。这对高速差分信号经串行高速收发通道完成8B/10B解码并由1位串行数据变为8位数据位宽，由于CPCI总线数据线宽度为32位，可以通过FPGA内部的双口RAM2-1-3完成8位数据位宽到32为数据位宽的转换；
最后将数据存入32位宽SDRAM2-3，这样的目的为了对数据进行缓冲，完成数据速率的转换，同时实现时钟域的转换，并通过乒乓操作实现数据的有序存取；
数据控制模块2-1-5产生双口RAM2-1-3和SDRAM控制器2-1-4的地址总线、数据总线和控制总线，实现双口RAM2-1-3至SDRAM控制器2-1-4正确的数据转移，同时数据控制模块2-1-5负责从SDRAM控制器2-1-4读取数据并送至FPGA内的FIFO缓冲区，用于CPCI总线交互；
SDRAM控制器2-1-4用于控制外部SDRAM；CPCI本地控制器用于控制PCI9056本地总线交互；PLL可以实现系统时钟的倍频、分频及延迟等时钟控制操作，通过该模块实现系统内不同时钟域的时钟分配；
内部信号源探测点2-1-1是一个用于测试传输过程正确性的模块。
具体实施方式四：结合图4说明本实施方式，本实施方式是对具体实施方式一或三所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述光纤陀螺信号及加速度计信号采集模块1包括陀螺板1-1、加速度计板1-2、串化及电光转换电路1-3和解串化及电光转换电路1-4；
陀螺板1-1将采集的三路陀螺信号发送给串化及电光转换电路1-3，
加速度计板1-2将采集的三路加速度计信号发送给串化及电光转换电路1-3，
串化及电光转换电路1-3将三路陀螺信号及三路加速度计信号转换成三路陀螺光信号及三路加速度计光信号，并通过光纤滑环把所述光信号发送给解串化及电光转换电路1-4，
解串化及电光转换电路1-4将接收的三路陀螺光信号及三路加速度计光信号转换成电信号发送给FPGA电路2-1。
光纤陀螺信号及加速度计信号采集模块1：
光纤陀螺的数字闭环检测系统，主要包括数字闭环控制部分和数字信号处理部分，其中数字闭环控制部分主要完成Sagnac干涉仪输出的干涉信号的检测、A/D转换、生成阶梯波和方波信号、D/A转换。加速度板将加速度计输出的表征加速度大小的电压信号，通过A/D(模数转换)电路，将模拟信号转化为数字信号送入FPGA。
为了满足系统实时性要求，陀螺信息和加速度计信息经过信号串化、电光转换后通过光纤，再经过光电转换且解串后传送给信号融合扩展板2。
因为陀螺信号调制及加速度计数模转换功能模块技术已经成熟，本实施方式此部分主要是对三路陀螺信号及三路加速度计进行预处理、串化和电光转换模块的设计与实现。
具体实施方式五：本实施方式是对具体实施方式一或三所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
导航解算模块3为利用x86主板实现。
具体实施方式六：结合图5说明本实施方式，本实施方式是对具体实施方式三所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述SDRAM控制器2-1-4的控制总线为：
由数据控制模块2-1-5向SDRAM控制器2-1-4发送的信号：时钟信号CLK、复位信号RESET、命令信号CMD、命令应答信号CMDACK和数据有效信号DM；
由SDRAM控制器2-1-4向SDRAM发送的时钟信号CLK、SDRAM片选信号CS_N、时钟使能信号CKE、行选择信号RAS_N、列选择信号CAS_N和写使能信号WE_N。
控制总线用于FPGA对缓存区SDRAM2-3以及CPCI桥接芯片2-2的控制。在FPGA中，可以将这两个部分作为一个模块，一个是SDRAM控制器2-1-4，另一个是CPCI本地控制器。通过这两个控制器模块，实现FPGA与它们协调地工作。
SDRAM控制器2-1-4是FPGA内部用于控制外部SDRAM2-3读写及刷新等操作的逻辑单元，图5为SDRAM控制器2-1-4的控制总线连接示意图。
(1)控制器左边的控制总线包含时钟信号CLK、复位信号RESET、命令信号CMD、命令应答信号CMDACK以及数据有效信号DM等。
(2)控制器右边的控制总线包含时钟信号CLK、SDRAM片选信号CS_N、时钟使能信号CKE、行选择信号RAS_N、列选择信号CAS_N以及写使能信号WE_N等。通过SDRAM控制器2-1-4，用户可以根据需要发送相应的名字对外部的SDRAM2-3进行控制。
具体实施方式七：结合图6说明本实施方式，本实施方式是对具体实施方式三所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述CPCI控制器2-1-10的控制总线为：
由FIFO缓冲模块2-1-6向CPCI控制器2-1-10发送的信号：时钟信号LCLK、控制输入信号CNT_IN和控制输出信号CNT_OUT；
由CPCI控制器2-1-10向CPCI桥接芯片2-2发送的信号：CPCI桥接芯片2-2的占用本地总线申请信号LHOLD、用于引起CompactPCI总线端的中断信号LINTi#和从设备准备好信号RERDY#；
由CPCI桥接芯片2-2向CPCI控制器2-1-10发送的信号：使一次总线访问开始信号ADS#、总线访问结束信号BLAST#、占用本地总线应答信号LHOLDA和读写控制信号LWR#。
(1)CPCI本地控制器是FPGA内部用于控制PCI9656进行参数配置和数据传输的逻辑单元。PCI本地控制器的控制总线连接示意图如图6所示。
(2)控制器左边的控制总线包含时钟信号LCLK、控制输入信号CNT_IN和控制输出信号CNT_OUT等。控制输出信号是根据与CPCI桥接芯片2-2之间的交互产生的，实现了FPGA其它模块与CPCI桥接芯片2-2的交互控制。
控制器右边的总线则包含了CPCI桥接芯片2-2提供的本地端配置总线，以及交互时需要使用的控制线。
地址总线是存储器件控制器用于对于存储空间进行寻址操作的总线，同时可以实现编码器和译码器的作用，区分不同操作类型。其中，SDRAM控制器2-1-4通过接收其它模块产生的地址SDRAM_ADDR，产生SDRAM2-3的行地址SA和列地址BA，实现对SDRAM2-3的存储空间的寻址。这种情况下，地址的变化由FPGA控制。
而CPCI本地控制器则通过对CPCI桥接芯片2-2的本地总线地址线LA进行译码，结合PCI本地控制器的控制总线来区分CPCI总线与FPGA之间的不同交互方式。这种情况下，PCI9656完成了地址的映射和增减变化工作。
具体实施方式八：结合图7说明本实施方式，本实施方式是对具体实施方式二所述的基于CPCI总线的旋转式捷联系统硬件平台的进一步限定，
所述FPGA电路2-1为芯片cycloneEP3C80F484C6N；
CPCI桥接芯片2-2为芯片PC19656；
UART12-6为芯片MAX3232；
UART22-7为芯片MAX3071；
SDRAM2-3为芯片MT48LC8M32；
CPCI桥接芯片2-2为PCI19656。
下面对从系统角度分别对该模块从数据总线、地址总线和控制总线进行详细说明如图7所示是本系统的数据总线的连接示意图。从图7中可以看到，数据总线是双向的，也就是具备了信号输入和输出两种用途。
首先看信号的输入链路，陀螺及加速度信号经E/O转换，变为高速光信号，通过光纤传输，经过光电滑环后再通过O/E转换为电信号进入系统，经过FPGA整理后传输至SDRAM2-3中进行缓存，最终根据PCI9656的传输机制将数据出送至主机内存中。
再看信号输出链路，信号输出链路起始是信号输入链路的逆向过程。信号采集系统可以根据主机端的请求，存储于主机的数据通过CPCI总线传输至PCI9656，再经过FPGA控制、整理、转发至E/O转换器，经过光电滑环最终通过O/E转换器将数据传输给IMU。MAX3232这里主要用于转位机构位置的控制及反馈，MAX3071主要用于外部组合导航信息的接收。
具体实施方式九：结合图8说明本实施方式，本实施方式是具体实施方式一或五所述的基于CPCI总线的旋转式捷联系统硬件平台的导航解算方法，它包括如下步骤：
步骤一：捷联系统上电后，完成各个模块的初始化配置；
步骤二：导航解算模块3精确校准真实导航坐标系和计算导航坐标系之间的失准角，对失准角进行的补偿，得到初始捷联矩阵；
步骤三：导航解算模块3根据访问CPCI桥接芯片2-2的FIFO得到的三路陀螺信号对初始捷联矩阵进行即时修正四元数并归一化，得到新的捷联矩阵；
步骤四：导航解算模块3通过步骤三得到的捷联矩阵和当前时刻旋转机构的旋转姿态得到载体的姿态；
步骤五：导航解算模块3根据访问CPCI桥接芯片2-2的FIFO得到的三路加速度计信号对步骤三得到的捷联矩阵进行比力坐标变换，得到载体的即时修正速度；
步骤六：根据步骤五，导航解算模块3得到载体的即时修正速度计算出载体的位置；
步骤七：导航解算模块3输出载体的导航信息，所述导航信息，即：步骤四得到的载体的姿态、步骤五得到的载体的即时修正速度和步骤六得到的载体的位置。
导航解算模块3主要由X86主板完成，通过CPCI总线访问桥接芯片PCI9656内FIFO空间，判断各路通道的状态，获取相关的数据进行算法补偿和导航解算，并将解算后的导航信息进行实时显示。应用程序主要通过调用驱动程序提供的硬件访问接口达到控制设备的目的，在详细研究了应用程序的开发过程后，本发明为设备板设计了用户层导航应用程序，其运行X86主板上，主要完成了数据采集、UART通信和捷联导航解算任务，并开发了基于的MFC应用程序可视化界面，如图8所示，包括INS原始信息显示，导航信息显示，导航模式选择，转台命令控制和系统命令发送。
本发明具有稳定的IMU数据采集及高速传输模块；
系统对IMU的采样速率要求较高，一般数据采集时间间隔为几毫秒，这就要求硬件平台在规定的时间内完成相应的数据采集任务，并在这尽可能短的时间间隔内完成一次捷联导航解算。光纤陀螺捷联系统的高精度需求决定了它对数据处理的实时性具有一定要求。
本发明具有可靠的接口通信模块；
该模块主要一方面用于组合导航信息(如GPS、DVL等传感器数据)接收，为系统初始对准提供必要的外界信息条件；另一方面用于旋转方案的实现，控制旋转机构的转停，这里需要说明的是旋转机构的电机控制模块已经搭建完成。
本发明具有健壮的数据处理模块；
捷联系统的数据处理主要有误差补偿、复杂滤波算法、捷联导航解算等。导航数据处理中要涉及到大量的矩阵的运算，其特点是浮点运算密集、运算量大。这就要求系统硬件平台具有精度高、速度快、对浮点数据的处理能力强的特点，否则将使整个系统的精度和实时性受到影响。
本发明具有充足的数据缓存区及程序存储区；
随着新型卡尔曼滤波方法、数据融合算法的使用，使导航解算程序的规模不断扩大，同样对于系统用于数据交换的缓存区以及程序存储区也增加很多。
本发明具有便捷通用的导航信息显示接口。
系统的可视化要求有便捷通用的导航信息显示接口，从而将解算完的导航信息(载体的位置、速度及姿态)。
Claims (9)
1.基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，
它包括光纤陀螺信号及加速度计信号采集模块(1)、信号融合扩展板(2)和导航解算模块(3)；
所述信号融合扩展板(2)包括FPGA电路(2-1)、CPCI桥接芯片(2-2)和CPCI总线接口电路(2-9)，
光纤陀螺信号及加速度计信号采集模块(1)，用于采集的三路陀螺信号及三路加速度计信号，并将采集的三路陀螺信号和三路加速度计信号发送给FPGA电路(2-1)；
CPCI桥接芯片(2-2)，用于实现FPGA电路(2-1)与导航解算模块(3)的数据交换；
CPCI总线接口电路(2-9)，用于实现三路陀螺及三路加速度计信号通过FPGA和CPCI桥接芯片(2-2)与标准CPCI信号的转换，通过DMA方式实现CPCI总线到导航解算模块(3)的数据存储；
导航解算模块(3)，用于通过CPCI总线接口电路(2-9)访问CPCI桥接芯片(2-2)的FIFO的缓冲区，对三路陀螺信号及三路加速度计信号进行算法误差补偿和导航解算，并输出导航信号发送给旋转式捷联捷联系统的显控装置；
所述FPGA电路(2-1)，用于接收三路陀螺信号及三路加速度计信号，还用于对旋转机构的位置及旋转速度进行控制，还用于检测旋转机构的实际位置及旋转速度，还用于接收旋转式捷联捷联系统的GPS及DVL电路的组合导航信息，还用于将三路陀螺信号及三路加速度计信号进行融合处理消除信号受高频噪声影响，并将融合处理后的三路陀螺信号及三路加速度计信号的发送到CPCI桥接芯片(2-2)的FIFO的缓冲区。
2.根据权利要求1所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述信号融合扩展板(2)还包括UART1(2-6)、UART2(2-7)、SDRAM(2-3)、配置芯片(2-4)和EEPROM(2-5)；
UART1(2-6)，用于实现FPGA电路(2-1)与旋转式捷联捷联系统的旋转机构之间的数据通信；
UART2(2-7)，用于实现FPGA电路(2-1)与旋转式捷联捷联系统的GPS及DVL电路的数据通信；
SDRAM(2-3)，用于为FPGA电路(2-1)接收到的所有数据提供缓冲空间；
配置芯片(2-4)，用于存储配置数据；
EEPROM(2-5)，用于存储CPCI桥接芯片(2-2)的配置信息。
3.根据权利要求2所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述FPGA电路(2-1)内嵌入内部信号源探测点(2-1-1)、信号接收器(2-1-2)、双口RAM(2-1-3)、FIFO缓冲模块(2-1-6)、数据控制模块(2-1-5)、SDRAM控制器(2-1-4)、CPCI控制器(2-1-10)、旋转机构信号控制模块(2-1-9)、组合导航信息接口模块(2-1-8)和PLL模块(2-1-7)；
内部信号源探测点(2-1-1)，用于为外部设备提供测试信号输出端；
信号接收器(2-1-2)，用于接收三路陀螺信号及三路加速度计信号；
双口RAM(2-1-3)，用于将接收的三路陀螺信号及三路加速度计信号的8位数据位宽转换为32数据位宽；
FIFO缓冲模块(2-1-6)：用于存储从SDRAM控制器(2-1-4)读取的数据；
数据控制模块(2-1-5)；用于产生双口RAM(2-1-3)和SDRAM控制器(2-1-4)的地址总线、数据总线和控制总线，还用于实现双口RAM(2-1-3)至SDRAM控制器(2-1-4)正确的数据转移，还用于从SDRAM控制器(2-1-4)读取三路陀螺信号及三路加速度计信号的数据，将所述数据经过融合处理消除信号受高频噪声影响后，把每路通道的状态字和收发数据写到FIFO缓冲模块(2-1-6)相应的地址空间中；
SDRAM控制器(2-1-4)，用于控制SDRAM(2-3)的读写及刷新的操作；
CPCI控制器(2-1-10)，用于控制CPCI桥接芯片(2-2)进行参数配置和数据传输；
旋转机构信号控制模块(2-1-9)，用于旋转机构位置及旋转速度的控制和反馈；
组合导航信息接口模块(2-1-8)，用于外界组合导航信息的接收；
PLL模块(2-1-7)，用于实现所述捷联捷联系统时钟的倍频、分频及延迟时钟控制操作，实现捷联捷联系统内不同时钟域的时钟分配。
4.根据权利要求1或3所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述光纤陀螺信号及加速度计信号采集模块(1)包括陀螺板(1-1)、加速度计板(1-2)、串化及电光转换电路(1-3)和解串化及电光转换电路(1-4)；
陀螺板(1-1)将采集的三路陀螺信号发送给串化及电光转换电路(1-3)，
加速度计板(1-2)将采集的三路加速度计信号发送给串化及电光转换电路(1-3)，
串化及电光转换电路(1-3)将三路陀螺信号及三路加速度计信号转换成三路陀螺光信号及三路加速度计光信号，并通过光纤滑环把所述光信号发送给解串化及电光转换电路(1-4)，
解串化及电光转换电路(1-4)将接收的三路陀螺光信号及三路加速度计光信号转换成电信号发送给FPGA电路(2-1)。
5.根据权利要求1或3所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，导航解算模块(3)为利用x86主板实现。
6.根据权利要求3所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述SDRAM控制器(2-1-4)的控制总线为：
由数据控制模块(2-1-5)向SDRAM控制器(2-1-4)发送的信号：时钟信号CLK、复位信号RESET、命令信号CMD、命令应答信号CMDACK和数据有效信号DM；
由SDRAM控制器(2-1-4)向SDRAM发送的时钟信号CLK、SDRAM片选信号CS_N、时钟使能信号CKE、行选择信号RAS_N、列选择信号CAS_N和写使能信号WE_N。
7.根据权利要求3所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述CPCI控制器(2-1-10)的控制总线为：
由FIFO缓冲模块(2-1-6)向CPCI控制器(2-1-10)发送的信号：时钟信号LCLK、控制输入信号CNT_IN和控制输出信号CNT_OUT；
由CPCI控制器(2-1-10)向CPCI桥接芯片(2-2)发送的信号：CPCI桥接芯片(2-2)的占用本地总线申请信号LHOLD、用于引起CompactPCI总线端的中断信号LINTi#和从设备准备好信号RERDY#；
由CPCI桥接芯片(2-2)向CPCI控制器(2-1-10)发送的信号：使一次总线访问开始信号ADS#、总线访问结束信号BLAST#、占用本地总线应答信号LHOLDA和读写控制信号LWR#。
8.根据权利要求2所述的基于CPCI总线的旋转式捷联系统硬件平台，其特征在于，所述FPGA电路(2-1)为芯片cycloneEP3C80F484C6N；
CPCI桥接芯片(2-2)为芯片PC19656；
UART1(2-6)为芯片MAX3232；
UART2(2-7)为芯片MAX3071；
SDRAM(2-3)为芯片MT48LC8M32；
CPCI桥接芯片(2-2)为PCI19656。
9.根据权利要求1或5所述的基于CPCI总线的旋转式捷联系统硬件平台的导航解算方法，其特征在于，它包括如下步骤：
步骤一：捷联系统上电后，完成各个模块的初始化配置；
步骤二：导航解算模块(3)精确校准真实导航坐标系和计算导航坐标系之间的失准角，对失准角进行的补偿，得到初始捷联矩阵；
步骤三：导航解算模块(3)根据访问CPCI桥接芯片(2-2)的FIFO得到的三路陀螺信号对初始捷联矩阵进行即时修正四元数并归一化，得到新的捷联矩阵；
步骤四：导航解算模块(3)通过步骤三得到的捷联矩阵和当前时刻旋转机构的旋转姿态得到载体的姿态；
步骤五：导航解算模块(3)根据访问CPCI桥接芯片(2-2)的FIFO得到的三路加速度计信号对步骤三得到的捷联矩阵进行比力坐标变换，得到载体的即时修正速度；
步骤六：根据步骤五，导航解算模块(3)得到载体的即时修正速度计算出载体的位置；
步骤七：导航解算模块(3)输出载体的导航信息，所述导航信息，即：步骤四得到的载体的姿态、步骤五得到的载体的即时修正速度和步骤六得到的载体的位置。
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| PB01 | Publication | ||
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