CN105656494B - S波段分段式多进制chirp调制无线通信系统及其通信方法 - Google Patents
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Abstract
本发明涉及一种该S波段分段式多进制chirp调制无线通信系统，包括发射机和接收机，接收机接收来自发射机的发射信号；发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线；FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2‑4GHz频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射；FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段；系统时钟给高速DDS单元和FPGA提供时钟频率。
Description
技术领域
本发明涉及一种S波段分段式多进制chirp调制无线通信系统及其通信方法，属通信技术领域。
背景技术
随着人们对大容量、高速、高安全性、高可靠性的无线通信的需求的不断增长，人们不得不在过度拥挤且十分有限的无线频谱上寻找新型技术。Chirp扩频技术是Chirp通信的核心技术。1962年，由Winkler提起，Chirp扩频技术才开始应用于通信领域。但是Winkler当时只提出了想法，而并没有针对这一想法给出完整的系统实现方案。直到1966年，Hata发现Chirp扩频信号具有对多普勒频偏免疫的特性，提出了利用Chirp扩频信号进行数据传输的系统方案，但由于当时还没有较好的产生Chirp信号的办法，所以该方案没能付诸实现。直到1973年，Bush首次提出了使用声表面波(SurfaceAcoustic Wave，简称SAW)器件产生Chirp信号的方法。自此以后，Chirp扩频通信的研究者们开始大量采用了这种成本低廉的模拟设备来产生Chirp信号。2000年以后，Chirp扩频技术受到越来越多的组织和厂商关注。在2005年3月，经IEEE 802.15TG4a(低速率无线局域网标准化工作组)投票，一致通过将基于Chirp的超宽带技术作为IEEE802.15.4a物理层标准的最后两个备选方案之一。2007年3月，在IEEE委员会公布的正式的IEEE 802.15.4a物理层标准中，Chirp扩频技术成为可选方案之一。
目前用于Chirp超宽带通信的调制方法可分为两大类，二进制正交键控(BinaryOrthogonal Keying，BOK)调制和直接调制(Direct Modulation，DM)。两种调制方法完全不同：在BOK中，Chirp信号被用于表示调制后的符号；而在DM中，Chirp信号仅用于扩展已调信号的频谱。
发明内容
本发明的目的在于客服现有技术存在的不足，从而提供一种可实现数据高速通信，抗干扰性强，成本低廉，结构设计简单合理的S波段分段式多进制chirp调制无线通信系统及其通信方法。
本发明为实现上述目的采用的技术方案是：该S波段分段式多进制chirp调制无线通信系统，包括发射机和接收机，接收机接收来自发射机的发射信号；发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线；FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHz频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射；FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段；系统时钟给高速DDS单元和FPGA提供时钟频率；接收机包括前置低噪声放大器、一级带通滤波器、一级混频器、一级射频本振、多路中频接收单元和信号采集处理系统；前置低噪声放大器对接收到的信号进行放大，一级带通滤波器对放大信号做滤波处理，一级混频器将滤波处理后的信号与一级射频本振产生的本振信号进行混频，混频处理的信号降低至10MHz-1GHZ频率；经混频处理的信号根据需要的多进制由多路中频接收单元进行选择并分路处理。
所述多路中频接收单元包括若干路中频放大单元，其中任一路中频放大单元由二级带通滤波器、放大器、二级混频器、中频本振单元、高增益对数放大器组成；各中频放大单元的二级带通滤波器的通频带不同；不同通频带的二级带通滤波器对信号频带进行分割，放大器放大分割信号，经放大的分割信号与中频本振单元的信号经二级混频器做降频处理，再经高增益对数放大器传送至信号采集处理系统处理；信号采集处理系统，采用A/D转换进行信号采集，将转换后的信号进行解调，恢复发射机发送的数据。
本发明所述多路中频接收单元采用模块化设计。
本发明所述各中频放大单元的中频本振单元产生的信号频率不同。
本发明所述发射机的射频本振单元采用ADF4350芯片，发射机的混频器采用MAC-85L+混频芯片。发射机的电路采用ADF4350作为本振，配合MAC-85L+混频芯片作为上变频电路，具有调整简单、频点稳定度高、发射频带范围宽等优点，用户可以根据需要在2-4GHz内调整发射频率。
本发明所述接收机的前置低噪声放大器采用CMA-545+芯片、带通滤波器、混频器采用MAC-85L+混频芯片、射频本振采用ADF4350芯片。接收机的射频部分采用CMA-545+超宽带低噪声放大器，射频本振采用ADF4350作为本振，配合MAC-85L+混频芯片作为下变频电路，具有接收频带宽，噪声系数低等优点。
本发明所述放大器采用宽带放大器MAR-8A+芯片，放大器作为前置中频放大，配合高增益对数放大器采用AD8306芯片，高增益对数放大器作为后级放大。采用宽带放大器MAR-8A+作为前置中频放大，配合AD8306作为后级放大，可以限制输出幅度，自动调整增益，并同时指示信号强度，避免了后级采样电路因饱和而产生失真。
本发明所述S波段分段式多进制chirp调制无线通信系统的通讯方法，发射机在发送数据前，FPGA先驱动高速DDS单元产生预设的单点频正弦波，然后以脉冲形式发射出去，以脉宽结束时刻为时间节点，延迟固定时间发送数据，接收机接收到预设脉宽的单点频正弦波信号后，同样以脉宽结束时刻为时间节点，延迟相同时间间隔启动信号处理，完成信号同步。
发送数据时，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，并驱动高速DDS单元将数据转换成分段的chirp编码信号，然后经过混频，放大，送入天线发射。
接收机接收来自发射机的信号，并将信号送入前置低噪声放大器进行放大，然后滤波，再由一级混频器将本振信号与接收信号混频，将信号频率降低，随后将接收信号同时通过不同通频带的二级带通滤波器，从而将一路信号分成多个通道，在每个通道中信号与中频本振再经二级混频器混频，将信号降为基带信号，通过A/D数据转换采集变成数字信号，再经过分数阶傅立叶变换，将数据解调出来。
本发明相比现有技术所具有的优点：
1、本发明采用多进制分段式chirp信号对原始数据进行编码，相比于传统的PSK，ASK，FSK，本发明将发射能量平均分配到各个频段中，使其抗点频干扰能力增强。
2、本发明所述FPGA采用Spartan6 XC6SLX9-2TQG144I并行推动DDS芯片AD9914产生分段chirp信号，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，驱动高速DDS单元将数据转换成分段chirp信号，具有调频线性度好，频率转换速度高等优点。
附图说明
图1是本发明所述发射机的电路示意图。
图2是本发明所述高速DDS单元与FPGA连接的电路示意图。
图3是本发明所述发射机中射频本振单元的电路示意图。
图4是本发明所述发射机中系统时钟的电路示意图。
图5是本发明所述接收机的电路示意图。
图6是本发明所述接收机中一级射频本振的电路示意图。
图7是本发明所述接收机中中频放大单元的电路示意图。
具体实施方式
下面结合附图并通过实施例对本实用新型作进一步的详细说明，以下实施例是对本实用新型的解释而本实用新型并不局限于以下实施例。
如图1、图5，本发明所述S波段分段式多进制chirp调制无线通信系统，包括发射机和接收机，接收机接收来自发射机的发射信号；发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线；FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHz频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射；FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段；系统时钟给高速DDS单元和FPGA提供时钟频率；接收机包括前置低噪声放大器、一级带通滤波器、一级混频器、一级射频本振、多路中频接收单元和信号采集处理系统组成；前置低噪声放大器对接收到的信号进行放大，一级带通滤波器对放大信号做滤波处理，一级混频器将滤波处理后的信号与一级射频本振产生的本振信号进行混频，混频处理的信号降低至10MHz-1GHZ频率；经混频处理的信号根据需要的多进制由多路中频接收单元进行选择并分路处理。
所述多路中频接收单元包括若干路中频放大单元，其中任一路中频放大单元由二级带通滤波器、放大器、二级混频器、中频本振单元、高增益对数放大器组成；各中频放大单元的二级带通滤波器的通频带不同；不同通频带的二级带通滤波器对信号频带进行分割，放大器放大分割信号，经放大的分割信号与中频本振单元的信号经二级混频器做降频处理，再经高增益对数放大器传送至信号采集处理系统处理；信号采集处理系统，采用A/D转换进行信号采集，将转换后的信号进行解调，恢复发射机发送的数据。
本发明所述多路中频接收单元采用模块化设计。
本发明所述各中频放大单元的中频本振单元产生的信号频率不同。
本发明所述发射机的射频本振单元采用ADF4350芯片，发射机的混频器采用MAC-85L+混频芯片。发射机的电路采用ADF4350作为本振，配合MAC-85L+混频芯片作为上变频电路，具有调整简单、频点稳定度高、发射频带范围宽等优点，用户可以根据需要在2-4GHz内调整发射频率。
本发明所述接收机的前置低噪声放大器采用CMA-545+芯片、带通滤波器、混频器采用MAC-85L+混频芯片、射频本振采用ADF4350芯片。接收机的射频部分采用CMA-545+超宽带低噪声放大器，射频本振采用ADF4350作为本振，配合MAC-85L+混频芯片作为下变频电路，具有接收频带宽，噪声系数低等优点。
本发明所述放大器采用宽带放大器MAR-8A+芯片，放大器作为前置中频放大，配合高增益对数放大器采用AD8306芯片，高增益对数放大器作为后级放大。采用宽带放大器MAR-8A+作为前置中频放大，配合AD8306作为后级放大，可以限制输出幅度，自动调整增益，并同时指示信号强度，避免了后级采样电路因饱和而产生失真。
本发明所述S波段分段式多进制chirp调制无线通信系统的通讯方法，发射机在发送数据前，FPGA先驱动高速DDS单元产生预设的单点频正弦波，然后以脉冲形式发射出去，以脉宽结束时刻为时间节点，延迟固定时间发送数据，接收机接收到预设脉宽的单点频正弦波信号后，同样以脉宽结束时刻为时间节点，延迟相同时间间隔启动信号处理，完成信号同步。
发送数据时，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，并驱动高速DDS单元将数据转换成分段的chirp编码信号，然后经过混频，放大，送入天线发射。
接收机接收来自发射机的信号，并将信号送入前置低噪声放大器进行放大，然后滤波，再由一级混频器将本振信号与接收信号混频，将信号频率降低，随后将接收信号同时通过不同通频带的二级带通滤波器，从而将一路信号分成多个通道，在每个通道中信号与中频本振再经二级混频器混频，将信号降为基带信号，通过A/D数据转换采集变成数字信号，再经过分数阶傅立叶变换，将数据解调出来。
如图2所示，高速DDS单元采用AD公司的AD9914芯片，D18接IO_L1P_3，D17接IO_L1N_VREF_3，D16接IO_L2P_3，D15接IO_L2N_3，D14接IO_L36P_3，D13接IO_L36N_3，D12接IO_L37P_3，D11接IO_L37N_3，D10接IO_L41P_GCLK27_3，D9接IO_L41N_GCLK26_3，D8接IO_L42P_GCLK25_TRDY2_3，D7接IO_L42N_GCLK24_3，D6接IO_L43P_GCLK23_3，D5接IO_L43N_GCLK22_IRDY2_3，D4接IO_L44P_GCLK21_3，D3接IO_L44N_GCLK20_3，D2接IO_L49P_3，D1接IO_L49N_3，D0接IO_L50P_3，PS0接IO_L50N_3，PS1接IO_L51P_3，PS2接IO_L51N_3，F0接IO_L52P_3，F1接IO_L52N_3，F2接IO_L83P_3，F3接IO_L83N_VREF_3，PWN接IO_L12P_D1_MISO2_2，D31接IO_L12N_D2_MISO3_2，D30接IO_L13N_D10_2，D29接IO_L14P_D11_2，D28接IO_L14N_D12_2，D27接IO_L30P_GCLK1_D13_2，D26接IO_L30N_GCLK0_USERCCLK_2，D25接IO_L31P_GCLK31_D14_2，D24接IO_L31N_GCLK30_D15_2，D23接IO_L48P_D7_2，D22接IO_L48N_RDWR_B_VREF_2，D21接IO_L49P_D3_2，D20接IO_L49N_D4_2，SYNC_CLK接IO_L62P_D5_2，REST接IO_L62N_D6_2，I/O_UPDATE接IO_L64P_D8_2，D19接IO_L64N_D9_2，DROVER接IO_L74P_AWAKE_1，OSK接IO_L74N_DOUT_BUSY_1，SYNC_OUT接IO_L46P_1，SYNC_IN接IO_L46N_1，DRCTL接IO_L47P_1，DRHOLD接IO_L47N_1，第6脚DVDD(1.8V)接电容C48与数字供电1.8V相连，C48另一端接数字地，第16脚DVDD_I/O接电容C61与数字供电1.8V相连，C61另一端接数字地，第23脚DVDD(1.8V)接电容C68与数字供电1.8V相连，C68另一端接数字地，第73脚DVDD(1.8V)接电容C19与数字供电1.8V相连，C19另一端接数字地，第83脚DVDD(3.3V)接电容C20与数字供电3.3V相连，C20另一端接数字地，第32脚AVDD(1.8V)接电容C70与模拟供电1.8V相连，C70另一端接模拟地，第34脚AVDD(3.3V)接电容C71与模拟供电3.3V相连，C71另一端接模拟地，第39脚AVDD(3.3V)与第40脚AVDD(3.3V)相连再接电容C73与模拟供电3.3V相连，C73另一端接模拟地，第43脚AVDD(3.3V)接电容C75与模拟供电3.3V相连，C75另一端接模拟地，第47脚AVDD(3.3V)接电容C62与模拟供电3.3V相连，C62另一端接模拟地，第50脚AVDD(3.3V)接电容C60与模拟供电3.3V相连，C60另一端接模拟地，第52脚AVDD(3.3V)与第53脚AVDD(3.3V)相连再接电容C59与模拟供电3.3V相连，C59另一端接模拟地，第56脚AVDD(1.8V)与第57脚AVDD(1.8V)相连再接电容C56与模拟供电1.8V相连，C56另一端接模拟地，第60脚AVDD(3.3V)接电容C47与模拟供电3.3V相连，C47另一端接模拟地，第7脚DGND接数字地，第17脚DGND接数字地，第24脚DGND接数字地，第74脚DGND接数字地，第84脚DGND接数字地，第33脚GND接模拟地，第35脚GND接模拟地，第37脚GND接模拟地，第38脚GND接模拟地，第44脚GND接模拟地，第46脚GND接模拟地，第49脚GND接模拟地，第51脚GND接模拟地，第45脚DAC_BP与电容C66和C67相连，C66和C67另一端接模拟地，第48脚DAC_RSET与R13相连，R13另一端接模拟地，第41脚与R16和C77相连，R16另一端接模拟供电3.3V，C77另一端与*6耦合变压器TC1-1-13M+芯片的第4脚相连。第42脚AOUT与R17和C78相连，R17另一端接模拟供电3.3V，C78另一端与*6耦合变压器TC1-1-13M+芯片的第6脚相连。*6耦合变压器TC1-1-13M+的第1脚作为DDS输出，与混频器*10(MAC-85L+)的第3脚IF相连，*6耦合变压器第2脚与第3脚连接在一起接模拟地。第54脚与C58相连，C58另一端与R12一端和*3耦合变压器TC1-1-13M+芯片的第1脚相连。第55脚REF CLK与C57相连，C57另一端与R12另一端和*3耦合变压器TC1-1-13M+芯片的第3脚相连。*3耦合变压器TC1-1-13M+的第6脚与系统时钟2相连，*3耦合变压器第2脚与第4脚连接在一起接模拟地。第58脚LOOP_FILTER与R11和C46相连，R11另一端与C45相连，第59脚REF与C45另一端、C46另一端C42、C43相连。C42另一端与C43另一端接在一起接模拟地。
在工作中，FPGA根据用户接口提供的数据要求进制进行编码并选择发射带宽和频段间隔，然后并行驱动高速DDS单元，产生chirp编码信号。以4进制编码为例，设扫频带宽为50MHz，编码分段间隔200MHz，起始编码频率为300MHz时，编码方法为，当驱动DDS产生300-350MHz正斜率chirp信号时代表数据00，负斜率chirp信号350-300MHz代表数据01，正斜率chirp信号500-550MHz代表数据10，负斜率chirp信号550-500MHz代表数据11。用户可以根据实际需要自定义数字进制、编码带宽、编码分段间隔和发射频段。
如图3所示，射频本振单元采用AD公司的ADF4350芯片，CLK接IO_L3N_0，DATA接IO_L4P_0，LE接IO_L4N_0，LD接IO_L34P_GCLK19_0，MUXOUT接IO_L34N_GCLK18_0，CE接数字供电3.3V，Vp接模拟供电3.3V，CPOUT与C82、C81、R21相连，C82另一端接模拟地，C81另一端接R23，R23另一端接模拟地，R21另一端与引脚VTUNE和C80相连，C80另一端接模拟地，CPGND接模拟地，AGND接模拟地，AVDD接模拟供电3.3V，AGNDVCO接模拟地，16脚VVCO接模拟供电3.3V，17脚VVCO接模拟供电3.3V，AGND接模拟地，TEMP接C83，C83另一端接模拟地，AGNDVCO接模拟地，RSET接R22，R22另一端接模拟地，VCOM接C84，C84另一端接模拟地，VREF接C85，C85另一端接模拟地，PDREF接数字供电3.3V，DGND接数字地，DVDD接数字供电3.3V，REFIN接系统信号时钟输入3，SDGND接数字地，SDVDD接数字供电3.3V，RFOUTA+接L11同时接混频单元*10(MAC-85L+)的第10脚LO，L11另一端接模拟供电3.3V。
混频器采用MAC-85L+芯片，它的1，2，4，6，7，8，9脚接在一起接模拟地，3脚IF接高速DDS单元信号输出，10脚LO接本振单元输出，5脚RF作为混频单元输出接功放输入。
功率放大器单元采用LEE-39+芯片，它的1脚接C86，C86另一端接混频单元输出，它的2脚，4脚接模拟地，3脚接C87和L12，C87另一端作为功放输出连接天线，L12另一端与C88和R30相连接，C88另一端连接模拟地，R30另一端连接模拟供电+5V。
在工作中，经由FPGA驱动高速DDS单元产生的chirp编码信号与ADF4350产生的本振信号进行混频，将编码信号的频谱搬移到适合的频段，然后送入功率放大器进行放大，放大后的信号经由发射天线发出。发射频点由FPGA驱动ADF4350进行控制，可以在2GHz-4GHz由用户自定义。
如图4所示，系统时钟，包括恒温晶振及其外围电路和两个等功率二功分器。恒温晶振1脚与C64和L5相连，C64另一端连接数字地，L5另一端与C63和模拟供电+5V相连，C63另一端连接模拟地，恒温晶振2脚与R14相连，R14另一端与R15和恒温晶振3脚相连，恒温晶振4脚接模拟地，5脚作为输出连接*4(功分器芯片ADP-2-1W+)的1脚，*4的3脚连接C69，C69的另一端连接FPGA的84脚IO_L43N_GCLK4_1作为FPGA的时钟输入，*4的6脚接模拟地，4脚接*8(功分器芯片ADP-2-1W+)的1脚，*8的3脚连接电容C65，C65另一端连接DDS单元耦合变压器*3的6脚，作为时钟输入端，*8的4脚连接电容C72，C72另一端连接本振ADF4350的REFIN脚，作为时钟输入端，*8的6脚接模拟地。
如图5所示本发明的接收机单元，数据采集及其处理系统采用目前比较成熟的FPGA加多路A/D转换器方案。
图6显示本发明的接收机射频单元电路，前置低噪声放大器采用CMA-545+，1脚、3脚、5脚、6脚和8脚相连并接模拟地，2脚接C101并与L101相连，C101另一端接接收天线，4脚接L101另一端并与R101相连，R101另一端接模拟供电3.3V并与C103和L102相连，C103另一端接模拟地，7脚接L102另一端并与C102相连，C102另一端接射频带通滤波器*12的IN脚，*12的GND脚与模拟地相连，*12的OUT脚与混频单元*13(MAC-85L+)的RF脚相连。
接收机的射频本振单元同样采用AD公司的ADF4350芯片，CLK、DATA、LE、LD、MUXOUT等5个引脚接接收机的数据处理系统，CE接数字供电3.3V，Vp接模拟供电3.3V，CPOUT与C112、C111、R104相连，C112另一端接模拟地，C111另一端接R105，R105另一端接模拟地，R104另一端与引脚VTUNE和C110相连，C110另一端接模拟地，CPGND接模拟地，AGND接模拟地，AVDD接模拟供电3.3V，AGNDVCO接模拟地，16脚VVCO接模拟供电3.3V，17脚VVCO接模拟供电3.3V，AGND接模拟地，TEMP接C109，C109另一端接模拟地，AGNDVCO接模拟地，RSET接R103，R103另一端接模拟地，VCOM接C106,C106另一端接模拟地，VREF接C105,C105另一端接模拟地，PDREF接数字供电3.3V，DGND接数字地，DVDD接数字供电3.3V，REFIN接系统信号时钟输入3，SDGND接数字地，SDVDD接数字供电3.3V，RFOUTA+接L104同时接混频单元*13的LO脚，L104另一端接模拟供电3.3V。
接收到的信号被前置低噪声放大器进行放大后，经过一级带通滤波器进行滤波，去除其它频段的噪声，再将信号送入混频器与ADF4350所产生的本振信号进行混频，将信号降低至一个较低的频率。
接收机的中频放大单元根据需要的多进制进行分路处理，中频放大单元采用模块化设计，以不同进制传输数据，需要的中频放大单元数目也不同，但每路的设计电路结构完全相同，只是前端滤波器的频率和中频本振频率设定不同，下面描述中频电路其中一路的设计。
图7所示，本发明的接收机其中一路中频放大单元电路，一次中频带通滤波器*18的in端接射频单元混频器*13的IF脚，GND端接模拟地，out端接C107，C107另一端与放大器*15(MAR-8+)的RFIN相连，*15的2、4脚相连并接模拟地，3脚接C108和L103，L103另一端与C104和R102相连，C104另一端接模拟地，R102另一端接模拟供电+5V，C108另一端与混频器*16(ADE-5+)的RF脚相连，混频器*16的1、4、5脚相连并接模拟地，2脚接低通滤波器*19的输入端，6脚接中频本振单元*20的输出端。低通滤波器*19的GND脚接模拟地，输出脚OUT接C118。
中频本振单元采用SI550，它的1脚、2脚与C123和模拟供电3.3V相连，C123另一端接模拟地，3脚接数字地，6脚接模拟供电3.3V并与C122相连，C122另一端接模拟地，5脚作为本振输出与*16的6脚相连。
高增益对数放大器采用AD8306，它的1、3、6、7、11、14脚连接在一起与模拟地相连，2脚与8脚相连并接C116和R109，C116另一端接地，R109另一端接模拟供电+5V，4脚接R113和C118另一端，5脚接R113另一端和C120，C120另一端接R115，R115另一端接模拟地，9脚接R116，R116另一端接模拟地，10脚接C117，12脚接R111、L106和C121，C121另一端接R114，R114另一端接R117，R117另一端接模拟地，13脚接L106另一端并和R110和C119相连，C119另一端接R112，R112另一端作为中频模块的最终输出，送入信号处理系统，15脚接R110另一端和C115、R108并与R111另一端相连，C115另一端接模拟地，R108另一端接模拟供电+5V，16脚接C117另一端并与R107相连，R110另一端与R106连接并作为信号强度指示输出端送入信号处理系统，R106另一端与模拟地相连。
带通滤波器的频率划分主要看用户自己定制的编码频率范围，比如四进制编码,分别为00,01,10,11四种状态，需要两个分割，则就用两个频率不同的带通滤波器，发射机的编码，比如：调频100-130MHz，上扫频代表00，下扫频代表01，调频200-230MHz,上扫频代表10，下扫频代表11,则两个带通滤波器的频率为100-130MHz和200-230MHz。由于前面所述的带通滤波器对接收到的信号频段进行了分割处理，这时的信号频率没变，还是比较高的，此时无法用A/D对信号直接采样，需要用混频器对信号进行下变频处理，将信号搬移到较低的频率，适合A/D采样，两个混频的功能是一样的，但由于分割的不同，混频器的本振是信号是不同的，比如前面两个带通滤波器的频率范围分别为：400-500MHz,600-800MHz，这两路的信号频率不同，第一路的混频器本振信号可以选择380MHz,第二路的混频器本振信号可以选择580MHz,这样混频后的信号第一路为20-120MHz,第二路为20-120MHz,频率较低，适合后续的A/D采样设定不同。
Claims (5)
1.S波段分段式多进制chirp调制无线通信系统，其特征在于：
包括发射机和接收机，接收机接收来自发射机的发射信号；
发射机包括FPGA、系统时钟、高速DDS单元、射频本振单元、混频器、功率放大器、天线；
FPGA驱动高速DDS单元产生chirp编码信号，射频本振单元产生的本振信号，chirp编码信号与本振信号经混频器进行混频处理，混频处理将chirp编码信号的频谱搬移到2-4GHz频段，混频处理后送入功率放大器进行放大，放大后的信号由天线发射；
FPGA，根据用户自定义数据要求进制进行编码并选择发射带宽和频段间隔；用户自定义数据包括数字进制、编码带宽、编码分段间隔和发射频段；
系统时钟给高速DDS单元和FPGA提供时钟频率；
接收机包括前置低噪声放大器、一级带通滤波器、一级混频器、一级射频本振、多路中频接收单元和信号采集处理系统；
前置低噪声放大器对接收到的信号进行放大，一级带通滤波器对放大信号做滤波处理，一级混频器将滤波处理后的信号与一级射频本振产生的本振信号进行混频，混频处理的信号降低至10MHz-1GHZ频率；经混频处理的信号根据需要的多进制由多路中频接收单元进行选择并分路处理；
所述多路中频接收单元包括若干路中频放大单元，其中任一路中频放大单元由二级带通滤波器、放大器、二级混频器、中频本振单元、高增益对数放大器组成；各中频放大单元的二级带通滤波器的通频带不同；不同通频带的二级带通滤波器对信号频带进行分割，放大器放大分割信号，经放大的分割信号与中频本振单元的信号经二级混频器做降频处理，再经高增益对数放大器传送至信号采集处理系统处理；信号采集处理系统，采用A/D转换进行信号采集，将转换后的信号进行解调，恢复发射机发送的数据；
所述多路中频接收单元采用模块化设计；
所述各中频放大单元的中频本振单元产生的信号频率不同。
2.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是：所述发射机的射频本振单元采用ADF4350芯片，发射机的混频器采用MAC-85L+混频芯片。
3.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征是：所述接收机的前置低噪声放大器采用CMA-545+芯片、带通滤波器、混频器采用MAC-85L+混频芯片、射频本振采用ADF4350芯片。
4.如权利要求1所述的S波段分段式多进制chirp调制无线通信系统，其特征有：所述放大器采用宽带放大器MAR-8A+芯片，放大器作为前置中频放大，配合高增益对数放大器采用AD8306芯片，高增益对数放大器作为后级放大。
5.S波段分段式多进制chirp调制无线通信系统的通讯方法，其特征是：
发射机在发送数据前，FPGA先驱动高速DDS单元产生预设的单点频正弦波，然后以脉冲形式发射出去，以脉宽结束时刻为时间节点，延迟固定时间发送数据，接收机接收到预设脉宽的单点频正弦波信号后，同样以脉宽结束时刻为时间节点，延迟相同时间间隔启动信号处理，完成信号同步；
发送数据时，FPGA根据预设的数字进制、编码带宽、编码分段间隔和发射频段，并驱动高速DDS单元将数据转换成分段的chirp编码信号，然后经过混频，放大，送入天线发射；
接收机接收来自发射机的信号，并将信号送入前置低噪声放大器进行放大，然后滤波，再由一级混频器将本振信号与接收信号混频，将信号频率降低，随后将一级混频器输出的信号同时通过不同通频带的二级带通滤波器，从而将一路信号分成多个通道，在每个通道中经二级带通滤波器滤波后的信号与中频本振再经二级混频器混频，将信号降为基带信号，通过A/D数据转换采集变成数字信号，再经过分数阶傅立叶变换，将数据解调出来。
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