CN204926480U - 一种基于fpga的微弱信号采集系统 - Google Patents

Abstract

本实用新型涉及一种基于FPGA的微弱信号采集系统，包括依次连接的信号调理电路、程控放大电路、AD转换电路、FPGA、第一ZigBee模块、信号转换电路和上位机，所述程控放大电路还与所述FPGA连接，外部时钟信号接入所述FPGA。本实用新型的一种基于FPGA的微弱信号采集系统可采集微弱电信号，通过信号调理电路将输入的非常微弱且包含多种干扰噪声源的低电平信号进行放大、滤波、抑制噪声并统一格式，并采用增益可调的程控放大电路，传输数据带宽大、传输速率快；另外无线信号构成的局域网可以通过现有设备直接接受，不需要在额外添加任何硬件，组网操作简单、网络容量大。

Description

一种基于FPGA的微弱信号采集系统

技术领域

本实用新型涉及无线电通信系统技术领域，尤其涉及一种基于FPGA的微弱信号采集系统。

背景技术

在无线电通信系统中，传统的数据采集是通过两次模拟下变频转换电路，先将信号频率从射频转换到数百兆赫兹的第一中频，再经过第二变频转换到数十赫兹的第二中频，然后模拟正交解调，最后才进行AD采样。这种方式在AD采样之前经两次下变频，不仅系统复杂，还需要很多零件，成本高。另外，由于AD采样后的数据率往往非常大，单独对采集的任一信号来说，太高的采样率，会导致数据采集过程中，处理复杂度加大。

现有技术中基于FPGA的多通道数据采集系统包括依次连接的包括混频器、数据采集卡、FPGA和上位机，天线接收的信号依次经过混频器和数据采集卡发送至FPGA，FPGA通过与上位机相连，能完成中频信号的多通道同步采样和数字下变频，降低系统复杂度、减少系统成本，通过以太网进行数据传送，能提高采集数据传送速度，在数据传送到FPGA中后，能有效降低数据量和采样率，降低数据后续处理的复杂度。但是它存在以下问题：1、组网操作复杂、网络容量小；2、传输数据带宽小、传输速率慢。

发明内容

本实用新型所要解决的技术问题是针对上述现有技术的不足，提供一种组网操作简单、网络容量大、传输数据带宽大、传输速率快的微弱信号采集系统。

本实用新型解决上述技术问题的技术方案如下：一种基于FPGA的微弱信号采集系统，包括依次连接的信号调理电路、程控放大电路、AD转换电路、FPGA、第一ZigBee模块、信号转换电路和上位机，所述程控放大电路还与所述FPGA连接，外部时钟信号接入所述FPGA。

其中，所述FPGA包括FIFO缓存器、第一滤波器、主控制器、时钟电路和存储器，所述AD转换电路与所述FIFO缓存器连接，所述FIFO缓存器、第一滤波器和存储器顺次串联，所述存储器与所述第一ZigBee模块连接，所述时钟电路与所述主控制器连接，所述主控制器分别与所述第一滤波器、存储器、程控放大电路和FIFO缓存器连接，外部时钟信号接入所述时钟电路。

所述信号转换电路包括依次连接的第二ZigBee模块、MCU和无线信号传输模块，所述第二ZigBee模块与所述第一ZigBee模块连接，所述无线信号传输模块与所述上位机无线连接。

本实用新型的有益效果是：本实用新型的一种基于FPGA的微弱信号采集系统可采集微弱电信号，通过信号调理电路将输入的非常微弱且包含多种干扰噪声源的低电平信号进行放大、滤波、抑制噪声并统一格式，并采用增益可调的程控放大电路，传输数据带宽大、传输速率快；另外无线信号构成的局域网可以通过现有设备直接接受，不需要在额外添加任何硬件，组网操作简单、网络容量大。

在上述技术方案的基础上，本实用新型还可以做如下改进：

进一步：所述信号调理电路包括电容C1-C3、电阻R1-R5、稳压二极管D1、运算放大器U1、电压跟随器U2和第二滤波器U3，所述运算放大器U1的反向输入端通过所述电容C3接地，外部微弱电信号通过所述电阻R2接入所述运算放大器U1的同相输入端，且所述运算放大器U1的同相输入端还通过所述电容C2接地，所述运算放大器U1的参考电压输入端通过所述电阻R5与外部电源连接，所述运算放大器U1的参考电压输入端还与所述稳压二极管D1的负极连接，所述稳压二极管D1的正极接地，所述运算放大器U1的输出端与所述电压跟随器U2的正极输入端连接，所述电压跟随器U2的负极输入端与输出端连接，且电压跟随器U2的输出端通过所述电阻R3与所述第二滤波器U3的负极输入端连接，所述第二滤波器U3的正极输入端通过所述电阻R4接地，所述第二滤波器U3的负极输入端与输出端之间并联有所述电阻R1和电容C1，且所述第二滤波器U3的输出端将经过放大滤波后的电信号输出。

上述进一步方案的有益效果是：通过所述信号调理电路可以对外部输入的微弱电信号进行初步放大、滤波、抑制噪声处理并转化为统一格式，使之成为适合后续装置要求的信号。

进一步:所述运算放大器U1采用AD620芯片，所述电压跟随器U2和第二滤波器U3均采用AD705芯片。

进一步:还包括滤波电路，所述滤波电路串联在所述信号调理电路和所述程控放大电路之间，用于对信号调理电路调理之后的信号进行滤波处理。

上述进一步方案的有益效果是：通过所述滤波电路可以进一步去掉信号中不需要的频率信号，进保留所需频带的信号，减少干扰信号，使得采集的信号更加准确。

进一步:所述滤波电路包括电阻R6-R13、电容C4-C7、运算放大器U4和运算放大器U5，所述信号调理电路的输出端与所述运算放大器U4的反向输入端之间顺次串联有所述电阻R9和电阻R10，所述运算放大器U4的反向输入端与输出端之间连接有所述电容C4，所述运算放大器U4的同相输入端与输出端之间顺次串联有所述电阻R11、电容C7和电阻R6，且所述电阻R11与电容C7的公共端接地，所述运算放大器U4的输出端与所述运算放大器U5的同相输入端之间顺次串联有所述电容C5和电容C6，且所述电容C5和电容C6的公共端与所述运算放大器U5的输出端之间连接有所述电阻R12，所述运算放大器U5的同相输入端还通过所述电阻R13接地，所述运算放大器U5的反向输入端通过所述电阻R7接地，且所述运算放大器U5的反向输入端还通过所述电阻R8与输出端连接。

进一步：所述电阻R6和电阻R8均为可调电阻。

上述进一步方案的有益效果是：所述电阻R6用于调节滤波电路的高频截止频率，所述电阻R8用于调节滤波电路的低频截止频率。

进一步：所述运算放大器U4和运算放大器U5均采用NE5532芯片。

进一步：所述程控放大电路包括运算放大电路和DA转换电路，所述运算放大电路串联在所述滤波电路和所述AD转换电路之间，所述DA转换电路串联在所述运算放大电路和所述主控制器之间，用于接收主控制器的数字控制信号并转化为模拟控制信号控制所述运算放大电路的放大倍数。

上述进一步方案的有益效果是：通过所述运算放大电路可以对经过滤波电路处理的信号进行放大，以满足需求，且通过DA转换电路将主控制器发送的数字控制信号并转化为模拟控制信号控制所述运算放大电路的放大倍数，非常方便实用。

进一步：所述MCU采用STC89C52RC芯片。

进一步：所述AD转换电路采用AD9280芯片。

附图说明

图1为本实用新型的一种基于FPGA的微弱信号采集系统结构示意图；

图2为本实用新型的一种基于FPGA的微弱信号采集系统的信号调理电路原理图；

图3为本实用新型的一种基于FPGA的微弱信号采集系统的滤波电路原理图。

具体实施方式

以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用新型，并非用于限定本实用新型的范围。

如图1所示，一种基于FPGA的微弱信号采集系统结构示意图，包括依次连接的信号调理电路、程控放大电路、AD转换电路、FPGA、第一ZigBee模块、信号转换电路和上位机，所述程控放大电路还与所述FPGA连接，外部时钟信号接入所述FPGA。

如图2所示，所述信号调理电路包括电容C1-C3、电阻R1-R5、稳压二极管D1、运算放大器U1、电压跟随器U2和第二滤波器U3，所述运算放大器U1的反向输入端通过所述电容C3接地，外部微弱电信号通过所述电阻R2接入所述运算放大器U1的同相输入端，且所述运算放大器U1的同相输入端还通过所述电容C2接地，所述运算放大器U1的参考电压输入端通过所述电阻R5与外部电源连接，所述运算放大器U1的参考电压输入端还与所述稳压二极管D1的负极连接，所述稳压二极管D1的正极接地，所述运算放大器U1的输出端与所述电压跟随器U2的正极输入端连接，所述电压跟随器U2的负极输入端与输出端连接，且电压跟随器U2的输出端通过所述电阻R3与所述第二滤波器U3的负极输入端连接，所述第二滤波器U3的正极输入端通过所述电阻R4接地，所述第二滤波器U3的负极输入端与输出端之间并联有所述电阻R1和电容C1，且所述第二滤波器U3的输出端将经过放大滤波后的电信号输出。

本实施例中，所述运算放大器U1采用AD620芯片，AD620型集成运算放大器芯片，它具有较低的温度漂移、较高的共模抑制比和较大的增益、低功耗和低噪声等特点。所述电压跟随器U2和第二滤波器U3均采用AD705芯片，AD705芯片作为电压跟随器时，作缓冲级，起阻抗变换作用，为后级滤波器高品质的工作提供保证，此外，U2还起隔离作用，隔离放大器放大过程、电压提升过程中的噪声，AD705芯片作为滤波器时，起滤波作用，用来保证输出高质量的信号，以满足后续信号采集的要求。

本实用新型的一种基于FPGA的微弱信号采集系统还包括滤波电路，所述滤波电路串联在所述信号调理电路和所述程控放大电路之间，用于对信号调理电路调理之后的信号进行滤波处理。这里，所述滤波电路采用带通滤波器，滤除干扰信号，只允许设定频带的信号通过。

如图3所示，所述滤波电路包括电阻R6-R13、电容C4-C7、运算放大器U4和运算放大器U5，所述信号调理电路的输出端与所述运算放大器U4的反向输入端之间顺次串联有所述电阻R9和电阻R10，所述运算放大器U4的反向输入端与输出端之间连接有所述电容C4，所述运算放大器U4的同相输入端与输出端之间顺次串联有所述电阻R11、电容C7和电阻R6，且所述电阻R11与电容C7的公共端接地，所述运算放大器U4的输出端与所述运算放大器U5的同相输入端之间顺次串联有所述电容C5和电容C6，且所述电容C5和电容C6的公共端与所述运算放大器U5的输出端之间连接有所述电阻R12，所述运算放大器U5的同相输入端还通过所述电阻R13接地，所述运算放大器U5的反向输入端通过所述电阻R7接地，且所述运算放大器U5的反向输入端还通过所述电阻R8与输出端连接。

本实施例中，所述运算放大器U4和运算放大器U5均采用NE5532芯片。NE5532芯片是一种双运放高性能低噪声运算放大器，相比于大多数标准运算放大器，它具有更好的噪声性能，提高输出驱动能力和相当高的小信号和电源带宽。

所述程控放大电路包括运算放大电路和DA转换电路，所述运算放大电路串联在所述滤波电路和所述AD转换电路之间，用于对所述滤波电路滤波后的信号进行放大，所述DA转换电路串联在所述运算放大电路和所述主控制器之间，用于接收主控制器的数字控制信号并转化为模拟控制信号控制所述运算放大电路的放大倍数。

这里，所述运算放大电路包括两片LM324芯片，DA转换电路采用AD7523芯片，用来作为两个LM324芯片的反馈电阻和输入电阻，以此来改变程控放大电路的增益，该电路优点是无需外接精密电阻，增益完全由输入的数字量决定，且精度高、使用方便。

本实施例中，所述AD转换电路采用AD9280芯片，AD9280是8位数模转换器数据速率达32Mps，在整个工作范围内无失码。

所述FPGA包括FIFO缓存器、第一滤波器、主控制器、时钟电路和存储器，所述AD转换电路与所述FIFO缓存器连接，所述FIFO缓存器、第一滤波器和存储器顺次串联，所述存储器与所述第一ZigBee模块连接，所述时钟电路与所述主控制器连接，所述主控制器分别与所述第一滤波器、存储器、程控放大电路和FIFO缓存器连接，外部时钟信号接入所述时钟电路。所述时钟电接收外部时钟信号并将外部时钟信号转化为其他频率的时钟信号以满足实际控制需求。这里，所述第一滤波器为FIR滤波器，可以在保证任意幅频特性的同时具有严格的线性相频特性；所述存储器采用RAM存储器，具有高速存取，读写时间相等，且与地址无关的特性；所述时钟电路采用PLL时钟模块，用来将外部的时钟信号转化为所需的时钟信号并进行统一整合，使内存能正确的存取信息。

所述信号转换电路包括依次连接的第二ZigBee模块、MCU和无线信号传输模块，所述第二ZigBee模块与所述第一ZigBee模块连接，所述无线信号传输模块与所述上位机无线连接。这里，所述存储器通过串口RS232与所述第一ZigBee模块连接，MCU分别与第二ZigBee模块和无线信号传输模通过串口RS232连接，所述无线信号传输模块与上位机无线连接。

本实施例中，所述第一ZigBee模块和第二ZigBee模块均采用ZM5168芯片，每个ZigBee模块是一个由可多到65000个无线数传模块组成的一个无线数传网络平台，在整个网络范围内，采用多个ZigBee模块时，每一个ZigBee网络数传模块之间可以相互通信，每个网络节点间的距离可以从标准的75m无限扩展。所述MCU采用STC89C52RC芯片，所述无线信号传输模块采用信号为TLG10UA03的WiFi信号模块。

本实用新型的一种基于FPGA的微弱信号采集系统，包括200多个ZigBee网络，每个Zigbee网络最多能够支持254个节点的接入，可以支持超过60000个节点；当某个节点出现了突然断电的情况，能定时搜寻并添加该节点，组网操作简单、网络容量大。另外，第一Zigbee芯片将信号传递给信号转换模块，MCU将Zigbee形式的信号转换成WiFi形式的信号，再通过WiFi无线信号传输模块发送出去，这样保证更加适用和实用，传输数据带宽大、传输速率快，同时WiFi信号构成的局域网可以通过现有设备直接接受，不需要在额外添加任何硬件。

本实用新型的一种基于FPGA的微弱信号采集系统可采集微弱电信号，通过信号调理电路将输入的非常微弱且包含多种干扰噪声源的低电平信号进行放大、滤波、抑制噪声并统一格式，并采用增益可调的程控放大电路，传输数据带宽大、传输速率快；另外无线信号构成的局域网可以通过现有设备直接接受，不需要在额外添加任何硬件，组网操作简单、网络容量大。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种基于FPGA的微弱信号采集系统，其特征在于：包括依次连接的信号调理电路、程控放大电路、AD转换电路、FPGA、第一ZigBee模块、信号转换电路和上位机，所述程控放大电路还与所述FPGA连接，外部时钟信号接入所述FPGA；

所述FPGA包括FIFO缓存器、第一滤波器、主控制器、时钟电路和存储器，所述AD转换电路与所述FIFO缓存器连接，所述FIFO缓存器、第一滤波器和存储器顺次串联，所述存储器与所述第一ZigBee模块连接，所述时钟电路与所述主控制器连接，所述主控制器分别与所述第一滤波器、存储器、程控放大电路和FIFO缓存器连接，外部时钟信号接入所述时钟电路；

所述信号转换电路包括依次连接的第二ZigBee模块、MCU和无线信号传输模块，所述第二ZigBee模块与所述第一ZigBee模块连接，所述无线信号传输模块与所述上位机无线连接。

2.根据权利要求1所述一种基于FPGA的微弱信号采集系统，其特征在于：所述信号调理电路包括电容C1-C3、电阻R1-R5、稳压二极管D1、运算放大器U1、电压跟随器U2和第二滤波器U3，所述运算放大器U1的反向输入端通过所述电容C3接地，外部微弱电信号通过所述电阻R2接入所述运算放大器U1的同相输入端，且所述运算放大器U1的同相输入端还通过所述电容C2接地，所述运算放大器U1的参考电压输入端通过所述电阻R5与外部电源连接，所述运算放大器U1的参考电压输入端还与所述稳压二极管D1的负极连接，所述稳压二极管D1的正极接地，所述运算放大器U1的输出端与所述电压跟随器U2的正极输入端连接，所述电压跟随器U2的负极输入端与输出端连接，且电压跟随器U2的输出端通过所述电阻R3与所述第二滤波器U3的负极输入端连接，所述第二滤波器U3的正极输入端通过所述电阻R4接地，所述第二滤波器U3的负极输入端与输出端之间并联有所述电阻R1和电容C1，且所述第二滤波器U3的输出端将经过放大滤波后的电信号输出。

3.根据权利要求2所述一种基于FPGA的微弱信号采集系统，其特征在于：所述运算放大器U1采用AD620芯片，所述电压跟随器U2和第二滤波器U3均采用AD705芯片。

4.根据权利要求1所述一种基于FPGA的微弱信号采集系统，其特征在于：还包括滤波电路，所述滤波电路串联在所述信号调理电路和所述程控放大电路之间，用于对信号调理电路调理之后的信号进行滤波处理。

5.根据权利要求4所述一种基于FPGA的微弱信号采集系统，其特征在于：所述滤波电路包括电阻R6-R13、电容C4-C7、运算放大器U4和运算放大器U5，所述信号调理电路的输出端与所述运算放大器U4的反向输入端之间顺次串联有所述电阻R9和电阻R10，所述运算放大器U4的反向输入端与输出端之间连接有所述电容C4，所述运算放大器U4的同相输入端与输出端之间顺次串联有所述电阻R11、电容C7和电阻R6，且所述电阻R11与电容C7的公共端接地，所述运算放大器U4的输出端与所述运算放大器U5的同相输入端之间顺次串联有所述电容C5和电容C6，且所述电容C5和电容C6的公共端与所述运算放大器U5的输出端之间连接有所述电阻R12，所述运算放大器U5的同相输入端还通过所述电阻R13接地，所述运算放大器U5的反向输入端通过所述电阻R7接地，且所述运算放大器U5的反向输入端还通过所述电阻R8与输出端连接。

6.根据权利要求5所述一种基于FPGA的微弱信号采集系统，其特征在于：所述电阻R6为可调电阻，用于调节滤波电路的高频截止频率，所述电阻R8也为可调电阻，用于调节滤波电路的低频截止频率。

7.根据权利要求5所述一种基于FPGA的微弱信号采集系统，其特征在于：所述运算放大器U4和运算放大器U5均采用NE5532芯片。

8.根据权利要求4所述一种基于FPGA的微弱信号采集系统，其特征在于：所述程控放大电路包括运算放大电路和DA转换电路，所述运算放大电路串联在所述滤波电路和所述AD转换电路之间，用于对所述滤波电路滤波后的信号进行放大，所述DA转换电路串联在所述运算放大电路和所述主控制器之间，用于接收主控制器的数字控制信号并转化为模拟控制信号控制所述运算放大电路的放大倍数。

9.根据权利要求1至8任一项所述一种基于FPGA的微弱信号采集系统，其特征在于：所述MCU采用STC89C52RC芯片。

10.根据权利要求1至8任一项所述一种基于FPGA的微弱信号采集系统，其特征在于：所述AD转换电路采用AD9280芯片。