CN105654988B - 存储器系统及其操作方法 - Google Patents

存储器系统及其操作方法 Download PDF

Info

Publication number
CN105654988B
CN105654988B CN201510647070.0A CN201510647070A CN105654988B CN 105654988 B CN105654988 B CN 105654988B CN 201510647070 A CN201510647070 A CN 201510647070A CN 105654988 B CN105654988 B CN 105654988B
Authority
CN
China
Prior art keywords
physical page
data
memory
msb
management area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510647070.0A
Other languages
English (en)
Other versions
CN105654988A (zh
Inventor
金荣均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN105654988A publication Critical patent/CN105654988A/zh
Application granted granted Critical
Publication of CN105654988B publication Critical patent/CN105654988B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种存储器系统及其操作方法。方法包括当对第一物理页面执行最高有效位(MSB)编程时，基于第一预读电压读取第一物理页面的最低有效位(LSB)数据并对第一物理页面的LSB数据执行MSB编程，将包含在所述第一物理页面的MSB数据的误差位的数量和第一阈值进行比较定义管理区域；对管理区域的第二物理页面执行LSB编程；基于低于第一预读电压的第二预读电压读取第二物理页面的LSB数据，以及基于第二物理页面的LSB数据对所述第二物理页面执行MSB编程。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2014年11月28日提交的韩国专利申请10-2014-0169049的优先权，其全部公开内容整体作为参考并入本文。
技术领域
本发明涉及一种电子装置，更为具体地，涉及一种存储器系统及其操作方法。
背景技术
半导体存储器装置是通过利用如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来实现的存储器装置。半导体存储器装置大致分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是当电源被切断时原本存储的数据消失的存储装置。易失性存储器装置有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步动态随机存储器(SDRAM)等。非易失性存储器装置是即使电源被切断也会保持原本存储的数据的存储装置。非易失性存储器装置有只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、阻变式随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)等。闪存大致分为NOR类型和NAND类型。
发明内容
本发明的实施例的目的在于提供一种具有可靠性提高的存储器系统及其操作方法。
本发明的实施例的存储器系统的操作方法包括以下步骤：当对第一物理页面执行MSB编程时，使用第一预读电压来读取所述第一物理页面的LSB数据，并且，基于所述第一物理页面的LSB数据来执行MSB编程；将包括在所述第一物理页面的MSB数据的误差位的数量和第一阈值进行比较，并且，根据比较结果，将对应于所述第一物理页面的区域定义为管理区域；对于所述管理区域的第二物理页面执行LSB编程；使用低于所述第一预读电压的第二预读电压来读取所述第二物理页面的LSB数据，并且，基于所述第二物理页面的LSB数据，对于所述第二物理页面执行MSB编程。
作为实施例，定义为所述管理区域的步骤可包括以下步骤：当包括在所述第一物理页面的所述MSB数据中的所述误差位的数量大于所述第一阈值时，将对应于所述第一物理页面的区域定义为所述管理区域的步骤。
作为实施例，定义为所述管理区域的步骤可包括以下步骤：读取所述第一物理页面的所述MSB数据；检测包括在所述第一物理页面的所述MSB数据中的所述误差位的数量；以及识别包括在所述第一物理页面的所述MSB数据中的所述误差位的数量是否大于所述第一阈值。
作为实施例，定义为所述管理区域的步骤可包括以下步骤：当包括在所述第一物理页面的所述MSB数据中的所述误差位的数量大于所述第一阈值，且包括在所述第一物理页面的LSB数据中的误差位的数量小于第二阈值时，将对应于所述第一物理页面的区域定义为所述管理区域。
作为实施例，定义为所述管理区域的步骤可包括以下步骤：读取所述第一物理页面的所述LSB数据；检测包括在所述第一物理页面的所述LSB数据中的所述误差位的数量；读取所述第一物理页面的所述MSB数据；检测包括在所述第一物理页面的所述MSB数据中的所述误差位的数量；以及识别包括在所述第一物理页面的所述MSB数据中的所述误差位的数量是否大于所述第一阈值，包括在所述第一物理页面的所述LSB数据中的误差位的数量是否小于所述第二阈值。
作为实施例，所述第一物理页面可被定义为所述管理区域。而且，包括所述第一物理页面的存储器块可被定义为所述管理区域。而且，包括所述第一物理页面的半导体存储器装置可被定义为所述管理区域。
作为实施例，所述第一物理页面和所述第二物理页面可以相同。而且，所述第一物理页面和所述第二物理页面可以不相同。
作为实施例，所述操作方法，在基于所述第一物理页面的LSB数据执行MSB编程的步骤之前，还可以包括对于所述第一物理页面执行LSB编程的步骤。
作为实施例，所述存储器系统包括电压发生器，且对于所述第二物理页面执行MSB编程的步骤可包括以下步骤：放置所述电压发生器，以生成所述第二预读电压；以及根据由所述电压发生器提供的所述第二预读电压来读取所述第二物理页面的LSB数据。
作为实施例，定义为所述管理区域的步骤可在每规定的时间执行。
作为实施例，定义为所述管理区域的步骤可在每当执行规定次数的编程和擦除时执行。
本发明的另一个方面涉及存储器系统，本发明的实施例的存储器系统包括：半导体存储器装置，包括多个物理页面，当对所述多个物理页面执行MSB编程时，使用第一预读电压来读取LSB数据，并且，基于所读取的数据来执行MSB编程；以及存储器控制器，将包括在各物理页面的MSB数据中的误差位的数量和第一阈值进行比较，并且，根据比较结果将对应于对应的物理页面的区域定义为管理区域，其中，所述存储器控制器控制所述半导体存储器装置，以在对包括在所述管理区域的物理页面执行MSB编程时，使用小于所述第一预读电压的第二预读电压来控制所述半导体存储器装置，以便读取包括在所述管理区域的所述物理页面的LSB数据。
作为实施例，所述半导体存储器装置可通过响应所述存储器控制器的控制，并使用所述第二预读电压读取包括在所述管理区域的所述物理页面的所述LSB数据，并且，基于所读取的数据来执行包括在所述管理区域的所述物理页面的MSB编程。
作为实施例，所述半导体存储器装置还包括生成多个电压的电压发生器，所述电压发生器可将所述多个电压中的其他一个电压作为所述第一预读电压来输出，通过所述存储器控制器的控制，所述电压发生器在对包括在所述管理区域的所述物理页面执行MSB编程时，将所述多个电压中的一个电压作为所述第二预读电压来输出。
作为实施例，所述存储器控制器可在检测到存储MSB数据的物理页面时，将对应于所述检测到的物理页面的区域定义为所述管理区域，其中，所述MSB数据具有大于所述第一阈值的数量的误差位。
作为实施例，所述存储器控制器可在检测到存储MSB数据和LSB数据的物理页面时，将对应于所述检测到的物理页面的区域定义为所述管理区域，其中，所述MSB数据具有大于所述第一阈值的数量的误差位，所述LSB数据具有小于第二阈值的数量的误差位。
作为实施例，所述存储器控制器可内部存储有用于表示所述管理区域的表。
附图说明
通过本发明的详细示例性实施例并参考附图，本发明的上述和其它特征对本领域一般技术人员将变得更清楚，其中：
图1是示出半导体存储器装置的编程方法的流程图。
图2是示出按照图1的编程方法编程的存储器单元的阈值电压分布的曲线图。
图3是示出执行最高有效位(MSB)编程之后变更的阈值电压分布的曲线图。
图4是示出本发明的实施例的存储器系统的框图。
图5是示出图4的存储器单元阵列的示意图。
图6是示出本发明的实施例的存储器系统的操作方法的流程图。
图7是用于说明第一预读电压和第二预读电压的图。
图8是示出存储器控制器对管理区域进行定义的方法的流程图。
图9是示出存储器控制器对管理区域进行定义的方法的另一个实施例的流程图。
图10是示出图4的管理区域表的一个实施例的图。
图11是示出图4的管理区域表的另一个实施例的图。
图12是示出本发明的实施例的存储器控制器的编程方法的流程图。
图13是示出本发明的另一个实施例的存储器系统的框图。
图14是示出存储于随机存取存储器的管理区域表的一个实施例的图。
图15是示出图13的存储器系统的应用例的框图。
图16是示出包括参照图15来说明的存储器系统的计算机系统的框图。
具体实施方式
下面，参照附图对本发明的优选实施例进行详细说明。下面只说明用于理解本发明的操作所需的部分，需要注意的是，为了不使本发明的要旨变得模糊而省略对其他部分的说明。而且，本发明并不限定于在此说明的实施例，可通过其他形式来实施。只是，在这里说明的实施例是为了所进行的详细说明达到本发明所属技术领域的技术人员能够容易地实施本发明的技术思想的程度而提供的。
在整个说明书中，当提到某些部分与其他部分“连接”时，不仅包括“直接地连接”的情况，而且还包括其中间通过其他元件“间接地连接”的情况。在整个说明书中，当提到某些部分“包括”某个组件时，如无特别相反的记载内容，不排除其他的组件，表示还可包括其他组件。
图1是示出半导体存储器装置(图4的200)的编程方法的流程图。下面，假设半导体存储器装置内的各存储器单元存储多位。即，假设半导体存储器装置内的各存储器单元为多级单元(MLC)。
参照图1，首先半导体存储器装置判断要执行的编程是否为最低有效位(LSB)编程S10。当被选择的物理页面完成LSB编程时，被选择的物理页面会存储LSB数据。当被选择的物理页面完成最高有效位(MSB)编程时，被选择的物理页面会存储LSB数据和MSB数据。在这种情况下，被选择的物理页面的LSB数据是由被选择的物理页面的存储器单元的各最低有效位构成，被选择的物理页面的MSB数据是由被选择的物理页面的存储器单元的各最高有效位构成。
当确定要执行的编程为LSB编程(是)时，半导体存储器装置会执行对被选择的存储器单元的编程操作S20。相反，当确定要执行的编程为MSB编程(否)时，半导体存储器装置会读取被选择的存储器单元的LSB数据S30，并且，基于所读取的LSB数据来执行编程操作S40。
图2是示出按照图1的编程方法编程的存储器单元的阈值电压分布的曲线图。
参照图2，横轴表示阈值电压，纵轴表示存储器单元的数量。存储器单元的逻辑值由阈值电压决定。在参照图2的说明中，假设各存储器单元存储2位。
例如，假设半导体存储器装置是闪存。即，假设半导体存储器装置的读取及编程操作的单位是物理页面。但是，本发明的实施例的半导体存储器装置并不限定于闪存。例如，应当理解为本发明的实施例的半导体存储器装置可包括EPROM、EEPROM、闪存、PRAM、MRAM、RRAM、FRAM等存储器装置。
在执行编程操作之前，共享一个字线WL的存储器单元，即一个物理页面，具有擦除状态E。例如，对应于擦除状态E的电压范围可能比接地电压低。例如，擦除状态E的存储器单元可被定义为存储逻辑值“1”。
当执行LSB编程时，擦除状态E的存储器单元被编程为具有擦除状态E或下层编程状态LP。根据所要编程的数据，擦除状态E的存储器单元被编程为具有擦除状态E和下层编程状态LP。例如，可定义为擦除状态E的存储器单元存储逻辑值“1”，下层编程状态的存储器单元存储逻辑值“0”。即，通过LSB编程，对应的物理页面存储LSB数据，LSB数据构成一个逻辑页。
当执行MSB编程时，根据所要编程的数据，擦除状态E的存储器单元被编程为具有擦除状态E或第一上层编程状态UP1，下层编程状态LP的存储器单元被编程为具有第二上层编程状态UP2或第三上层编程状态UP3。为此，首先会执行用于MSB编程的读取。使用预读电压Vpre读取存储于存储器单元的LSB数据。会判断存储器单元的各阈值电压是否高于预读电压Vpre或低于预读电压Vpre。由此确定各存储器单元的逻辑值。然后，参照所确定的逻辑值并根据要编程的数据来变更各存储器单元的阈值电压。
例如，擦除状态E可对应于数据“11”，第一上层编程状态对应于数据“01”，第二上层编程状态UP2对应于数据“00”，第三上层编程状态对应于数据“10”。即，MSB数据通过MSB编程存储到对应的物理页面，并且MSB数据构成一个逻辑页。即，一个逻辑页添加到对应的物理页面上。例如，擦除状态E以及第一上层编程状态UP1至第三上层编程状态UP3的各LSB的A可被定义为“1”、“1”、“0”及“0”，擦除状态E以及还有第一上层编程状态UP1至第三上层编程状态UP3的各MSB可被定义为“1”、“0”、“0”及“1”。
图3是示出MSB编程之后变更的阈值电压分布的曲线图。
参照图3，当读取LSB数据时，通过将第一读取电压R11施加到被选择物理页面的字线来执行读取。具有比第一读取电压R11低的阈值电压的存储器单元，即擦除状态E及第一上层编程状态UP1的存储器单元会被确定为逻辑值“1”。具有比第一读取电压R11高的阈值电压的存储器单元，即，第二上层编程状态UP2和第三上层编程状态UP3的存储器单元会被确定为逻辑值“0”。
当读取MSB数据时，首先通过将第二读取电压R12施加到物理页面的字线来执行读取。第二读取电压R12是擦除状态E和第一上层编程状态UP1之间的电压。对应于擦除状态E的存储器单元会被读取为第一逻辑值。第一至第三上层编程状态UP1-UP3的存储器单元会被读取为第二逻辑值。即，对应于擦除状态E的存储器单元可被确定。通过将第三读取电压R13施加到被选择的物理页面的字线来执行第二次读取。擦除状态E、第一上层编程状态UP1及第二上层编程状态UP2的存储器单元会被读取为第一逻辑值。第三上层编程状态UP3的存储器单元会被读取为第二逻辑值。即，对应于第三上层编程状态UP3的存储器单元可被确定。之后将决定被选择的物理页面的各存储器单元的MSB。根据第二读取电压R12被读取为第二逻辑值、根据第三读取电压R13被读取为第一逻辑值的存储器单元对应于UP1、UP2的存储器单元被确定为存储逻辑值“0”。其余的存储器单元E，对应于UP3的存储器单元，被确定为存储逻辑值“1”。
第一读取电压至第三读取电压R11、R12、R13可以是考虑到擦除状态E及第一至第三上层编程状态UP1-UP3之间的读取余量的最优化optimized电平。
另外，由于多种原因，各逻辑状态的阈值电压分布可变更为比目标窗口更宽的阈值电压分布。例如，各逻辑状态的阈值电压可因相邻的存储器单元之间的耦合而增加。该耦合称为“电场耦合electric field coupling”或“F-poly耦合”。例如，各逻辑状态的阈值电压可通过对其他的物理页面进行编程时所施加的高电压而上升。
具有擦除状态E的存储器单元可通过其阈值电压的上升而具有第一电压状态ST1。具有第一上层编程状态UP1的存储器单元通过其阈值电压的上升而具有第二电压状态ST2。
由于对应于擦除状态E的存储器单元的阈值电压与第二上层编程状态UP2和第三上层编程状态UP3的阈值电压的差相对大，因此，可上升得相对高。例如，当对应于擦除状态E的存储器单元与第二上层编程状态UP2及对应于第三上层编程状态UP3的存储器单元相邻时，对应于擦除状态E的存储器单元的阈值电压可上升得高。再例如，由于对应于擦除状态E的阈值电压与编程其他物理页面时所施加的高电压的差相对大，因此，具有擦除状态E的存储器单元的阈值电压可上升得相对高。越对对应的存储器单元反复执行编程操作和擦除操作，擦除状态E的阈值电压就更容易上升。
具有第一上层编程状态UP1的存储器单元的阈值电压比起与擦除状态E的阈值电压的差，与第二上层编程状态UP2和第三上层编程状态UP3的阈值电压的差相对小，因此，上升得相对低。
第二上层编程状态UP2和第三上层编程状态UP3是相对高的阈值电压，因此，对应的存储器单元的阈值电压可能不容易上升。在图3中，为便于理解，示出第二上层编程状态UP2和第三上层编程状态UP3的阈值电压不上升的情况。
假设当编程为擦除状态E的存储器单元具有第一电压状态ST1时，执行使用第二读取电压R12的读取。当使用第二读取电压R12进行读取时，尽管第一电压状态ST1的存储器单元中的一部分(参照用斜线表示的部分)应被读取为第一逻辑值，但是会被读取为第二逻辑值。即，编程为擦除状态E的存储器单元中的一部分MSB被读取为误差值。编程为擦除状态E的存储器单元的数量越多，MSB数据包括更多的误差位。擦除状态E的阈值电压上升得越多，MSB数据包括更多的误差位。
假设当编程为第一上层编程状态UP1的存储器单元具有第二电压状态ST2时，执行使用第一读取电压R11的读取，即执行对LSB数据的读取。在图3中第二电压状态ST2的阈值电压与第一上层编程状态UP1相同地，其低于第一读取电压R11。因此，编程为第一上层编程状态UP1的存储器单元会被读取为第一逻辑值。第一上层编程状态UP1的阈值电压比擦除状态E上升得相对少，因此LSB数据包括误差位的可能性小。
图4是示出本发明的实施例的存储器系统10的框图。
参照图4，存储器系统10包括存储器控制器100和半导体存储器装置200。半导体存储器装置200可包括非易失性存储器装置。
存储器控制器100控制半导体存储器装置200的整体操作。存储器控制器100从主机(未示出)接收访问请求。当进行编程时，访问请求会包括逻辑块地址LBA和主机数据HDATA。当进行读取时，从主机接收的访问请求会包括逻辑块地址LBA。
通过响应从主机接收的访问请求来访问半导体存储器装置200。由存储器控制器100控制半导体存储器装置200的读取、编程、擦除以及背景操作。例如，存储器控制器100驱动用于控制半导体存储器装置200的固件。
当执行编程时，存储器控制器100会将逻辑块地址LBA转换为物理块地址PBA而且，存储器控制器100会将物理块地址、存储器数据MDATA及用于通过控制来执行编程的控制信号CTRL提供给半导体存储器装置200。
当进行读取时，存储器控制器100会将逻辑块地址LBA转换为物理块地址PBA，并将用于控制物理块地址PBA和读取的执行的控制信号CTRL提供给半导体存储器装置200。
存储器控制器100包括随机存取存储器110、处理单元120、纠错块130、主机接口140、存储器接口150及总线160。
随机存取存储器110连接在总线160上。随机存取存储器110通过响应处理单元120的控制来执行。随机存取存储器110存储映射表MPT。映射表MPT存储逻辑块地址LBA与物理块地址PBA之间的映射关系。
随机存取存储器110还存储管理区域表MNGT。管理区域表MNGT包括表示管理区域的信息。管理区域可指可靠性降低的存储器单元阵列210内区域。
管理区域可被指定为存储器块单位。例如，存储器单元阵列210内多个存储器块中至少一个可被指定为管理区域。管理区域可被指定为物理页面单位。例如，各存储器块内多个物理页面中至少一个可被指定为管理区域。
随机存取存储器110可用作半导体存储器装置200和主机之间的缓冲存储器。例如，当进行读取时，从半导体存储器装置200接收的存储器数据MDATA可临时存储在随机存取存储器110中，并且作为主机数据HDATA可传送到主机。当执行编程时，从主机接收的主机数据HDATA可临时存储在随机存取存储器110，并且作为存储器数据MDATA提供到半导体存储器装置200。
作为实施例，随机存取存储器110可由静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步动态随机存储器(SDRAM)等构成。例如，随机存取存储器110可用作处理单元120的执行内存。
处理单元120通过总线160连接到随机存取存储器110、纠错块130、主机接口140及存储器接口150。处理单元120控制存储器控制器100的整体操作。
处理单元120管理存储在随机存取存储器110中的映射(MPT。作为实施例，处理单元120会执行闪存转换层(FTL)的功能。处理单元120可将逻辑块地址LBA和物理块地址PBA的映射关系更新到映射表MPT中。处理单元120可参照映射表MPT将逻辑块地址LBA转换成物理块地址PBA。
处理单元120判断是否要参照管理区域表MNGT来调节半导体存储器装置200的预读电压Vpre(参照图2)。处理单元120参照管理区域表MNGT来判断进行MSB数据编程的物理页面是否对应于管理区域。当对应的物理页面对应于管理区域时，处理器单元120可控制半导体存储器装置200，以使用降低的预读电压Vpre。
作为实施例，处理单元120将电压电平的信息传送到半导体存储器装置200，从而调节预读电压Vpre(下文称为电压电平信息)。随着接收电压电平信息，执行编程时所产生的预读电压Vpre的电平会被重新设置。然后，处理单元120会将用于执行编程的控制信号CTRL、物理块地址PBA及存储器数据MDATA传送到半导体存储器装置200。
作为实施例，在预读电压Vpre被调节之前，预读电压Vpre的电平可被设置成默认值。被调节的预读电压Vpre可以是比默认值低一定的值的电平。
当关闭电源时，处理单元120会将存储在随机存取存储器110的映射表MPT及管理区域表MNGT存储到半导体存储器装置100。例如，映射表MPT及管理区域表MNGT可存储到存储器单元阵列210内的预设的存储器块内。当开启电源时，处理单元120会将映射表MPT及管理区域表MNGT从存储器装置200加载到随机存取存储器110。
纠错块130是根据纠错码使从主机接收的主机数据HDATA具有校验位paritybits，从而生成存储器数据MDATA。当从半导体存储器装置200接收存储器数据MDATA时，纠错块130参照校验位来检测出存储器数据MDATA的误差位并进行修正。被修正的数据会作为主机数据HDATA传送到主机。作为实施例，纠错块130可将存储器数据MDATA内的误差位的数量信息提供给处理单元120。此时，处理单元120会基于误差位的数量信息来识别管理区域。
主机接口140具有用于执行主机和存储器控制器100之间的数据交换的协议。主机接口140会通过总线160将从主机接收的逻辑块地址LBA和主机数据HDATA传送到处理单元120。
作为实施例，主机接口140是通过通用串行总线USB协议、多媒体卡MMC协议、周边元件扩展接口PCI协议、PCI-E协议、高级技术附件ATA协议、串行高级技术附件SATA协议、并行高级技术附件PATA协议、小型计算机小接口SCSI协议、加强的小型设备接口ESDI协议、电子集成驱动器IDE协议等多种接口协议中的至少一个接口协议来与主机进行通信。作为实施例，主机接口140可由专用接口构成。
存储器接口150与半导体存储器装置200实现接口连接。例如，存储器接口150包括NAND接口或NOR接口。
总线160连接随机存取存储器110、处理单元120、纠错块130、主机接口140及存储器接口150。
半导体存储器装置200包括存储器单元阵列210、外围电路220。
半导体存储器装置200执行编程时，对应于从存储器控制器100接收的物理块地址PBA的区域存储存储器数据MDATA。半导体存储器装置200在读取时，输出对应于从存储器控制器100接收的物理块地址PBA区域的存储器数据MDATA。作为实施例，半导体存储器装置200包括如EPROM、EEPROM、闪存、PRAM、MRAM、RRAM、FRAM等的存储器中的至少一个存储器。
存储器单元阵列210是通过字线WL连接到地址解码器221，通过位线BL连接到读写电路223。存储器单元阵列210包括多个存储器块未示出。各存储器块包括多个存储器单元。排成一行的存储器单元会连接到字线上。排成一列的存储器单元会连接到位线。半导体存储器装置200的读取和编程以页单位执行。而且，擦除操作以存储器块单位执行。
共享一个字线的存储器单元可构成一个物理页面。当各存储器单元存储x位时，x为自然数，对应的物理页面包括x个逻辑页。
外围电路220包括地址解码器221、读写电路223、电压发生器222以及控制逻辑225。
地址解码器221通过字线连接到存储器单元阵列210。地址解码器221连接到电压发生器222。地址解码器221通过响应控制逻辑225来操作。
地址解码器221接收物理块地址PBA。地址解码器221使用物理块地址PBA来选择一个字线。当执行编程时，地址解码器221将编程电压施加到被选的字线。而且，地址解码器221将比编程电压小的导通电压施加到未被选择的字线上。当进行读取时，地址解码器221将读取电压，例如，图3的R11、R12及R13中的一个，施加到被选的字线上。而且，地址解码器221将高电压的读取导通电压施加到未被选择的字线上。当进行用于MSB编程的读取时，地址解码器221将预读电压Vpre施加到被选的字线上。而且，地址解码器221将高电压的读取导通电压施加到未被选择的字线上。
电压发生器222根据控制逻辑225的控制来操作。电压发生器222利用向半导体存储器装置200供给的外部电源电压来生成内部电源电压。例如，电压发生器222通过调节电源电压来生成内部电源电压。如此生成的内部电源电压被提供到地址解码器221、读写电路223、输入/输出缓冲器224及控制逻辑225并用作操作电压。
电压发生器222利用外部电源电压和内部电源电压中的至少一个电源电压来生成多个电压。作为实施例，电压发生器222包括用于接收内部电源电压的多个抽运电容器，通过响应控制逻辑225的控制来选择性地激活多个抽运电容器，从而生成多个电压。例如，电压发生器222是在进行读取时，根据控制逻辑225的控制来生成读取电压和高电压的读取导通电压。所生成的电压会提供到地址解码器221。例如，电压发生器222在执行编程时，根据控制逻辑225的控制来生成高电压的编程电压和导通电压。所生成的电压可提供到地址解码器221。例如，电压发生器222在进行用于MSB编程的读取时，根据控制逻辑225的控制来生成预读电压Vpre和高电压的读取导通电压。所生成的电压会提供到地址解码器221。
电压发生器222可重新设置，以生成变更的预读电压Vpre。电压发生器222会根据控制逻辑225的控制来重新设定。重新设定后进行用于MSB编程的读取时，电压发生器222会产生预读电压Vpre和高电压的读取导通电压。
读写电路223通过位线BL连接到存储器单元阵列210。读写电路223通过响应控制逻辑225的控制来操作。读写电路223将输入/输出缓冲器224和存储器数据MDATA进行交换。
当进行读取时，读写电路223从存储器单元阵列210读取存储器数据MDATA，并且将所读取的存储器数据MDATA输出到存储器控制器100。
执行LSB编程时，读写电路223通过输入/输出缓冲器224从存储器控制器100接收存储器数据MDATA，并且将所接收的存储器数据MDATA存储到被选择的物理页面。执行MSB编程时，会首先进行用于MSB编程的读取。读写电路223会读取存储在被选择的物理页面中的LSB数据。而且，读写电路223会参照LSB数据且根据存储器数据MDATA来变更被选择的物理页面的阈值电压。
作为实施例，读写电路223会包括如感应放大器、写入驱动器、页缓冲器、列选择电路、数据缓冲器等的组件。
控制逻辑225连接到地址解码器221、电压发生器222及读写电路223。控制逻辑225控制半导体存储器装置200的整体操作。控制逻辑225响应通过输入/输出缓冲器224从存储器控制器100接收的控制信号CTRL，由此控制地址解码器221、电压发生器222及读写电路223。控制逻辑225将通过输入/输出缓冲器224从存储器控制器100接收的物理块地址PBA提供给地址解码器221。
控制逻辑225根据存储器控制器100的控制来重新设置电压发生器222，以变更预读电压Vpre。作为实施例，控制逻辑225可从存储器控制器100接收电压电平信息。控制逻辑225根据接收的电压电平信息来重新设置电压发生器222，以变更预读电压Vpre。
图5是示出图4的存储器单元阵列210的示意图。
参照图5，存储器单元阵列210包括多个存储器块BLK1～BLKz。多个存储器块各包括多个物理页面PP1～PPn。各物理页面由连接在一个字线上的存储器单元构成。
一个物理页面包括多个逻辑页面LP1、LP2。如参照图2所说明，各存储器单元可存储多个位。当各存储器单元存储2位时，一个物理页面会包括2个逻辑页面LP1、LP2。例如，第一逻辑页面LP1由LSB数据构成，第二逻辑页面LP2由MSB数据构成。
图6是示出本发明的实施例的存储器系统10的操作方法的流程图。图7是用于说明第一预读电压Vpre1和第二预读电压Vpre2的图。
参照图4和图6，在S110步骤中，存储器系统10使用第一预读电压Vpre1对于物理页面执行MSB编程。存储器控制器100会从主机接收逻辑块地址LBA和主机数据HDATA。存储器控制器100会将逻辑块地址LBA转换成物理块地址PBA，并且将用于MSB编程的控制信号CTRL、物理块地址PBA及存储器数据MDATA传送到半导体存储器装置200。外围电路220会在物理块地址PBA所指定的物理页面上将存储器数据MDATA作为MSB数据进行编程。外围电路220使用第一预读电压Vpre1来读取存储在物理页面的LSB数据。参照图7，第一预读电压Vpre1是考虑到擦除状态与下层编程状态之间的读取余量的最佳电压电平。检测为具有比第一预读电压Vpre1低的阈值电压的擦除状态的存储器单元具有第一逻辑值。检测为具有比第一预读电压Vpre1高的阈值电压的下层编程状态的存储器单元具有第二逻辑值。再次参照图4和图6，外围电路220会参照读取的LSB数据在物理页面对存储器数据MDATA进行编程。根据MSB编程，具有第一逻辑值的存储器单元编程为擦除状态和第一上层编程状态，具有第二逻辑值的存储器单元编程为第二上层编程状态UP2和第三上层编程状态UP3。
在S120步骤中，存储器系统10将包括在物理页面的MSB数据的误差位的数量与第一阈值进行比较，由此将对应于物理页面的区域指定为管理区域。存储器控制器100会将用于读取MSB数据的控制信号CTRL和物理块地址PBA传送到半导体存储器装置200。外围电路220从物理块地址PBA所指定的物理页面读取MSB数据，并将读取到的MSB数据作为存储器数据MDATA输出到存储器控制器100。存储器控制器100的纠错块130利用包括在存储器数据MDATA的校验位来检测出包括在存储器数据MDATA内的误差位。当检测出的误差位的数量大于第一阈值时，处理单元120将对应于对应的物理页面的区域指定为管理区域。误差位的数量大于第一阈值表示对应的物理页面在MSB数据方面的可靠性低。误差位的数量小于第一阈值表示对应的物理页面在MSB数据方面的可靠性高。
另外，众所周知，存储器数据MDATA的全部位中误差位的数量大于确定的数量时，纠错块130无法检测出误差位。作为实施例，第一阈值可小于或等于所述确定的数量。
然后，可执行对包括在管理区域的物理页面的擦除操作。在执行擦除操作后会执行对于对应的物理页面的LSB编程和MSB编程。
在S130步骤中，存储器系统10使用低于第一预读电压Vpre1的第二预读电压Vpre2在包括在管理区域的物理页面上执行MSB编程。存储器控制器100会从主机接收逻辑块地址LBA和主机数据HDATA。存储器控制器100会将逻辑块地址LBA转换成物理块地址PBA，并判断物理块地址PBA所指定的物理页面是否包括在管理区域。如果包括在管理区域，则存储器控制器100会使用变低的预读电压Vpre来控制半导体存储器装置100，使得对于对应的物理页面执行MSB编程。
下面对S130步骤进行更详细的说明。
参照图7，执行LSB编程后，擦除状态E的存储器单元的阈值电压上升，由此可具有第三电压状态ST3。例如，擦除状态E的存储器单元的阈值电压受到具有下层编程状态LP的存储器单元的影响而能够上升。作为其他的例子，擦除状态E的存储器单元的阈值电压由于对其他物理页面执行编程时所施加的高电压而能够上升。第三电压状态ST3比第一预读电压Vpre1低。相反，第三电压状态ST3的存储器单元中的一部分，(参照阴影部分)高于第二预读电压Vpre2。
当根据第一预读电压Vpre1读取LSB数据时，第三电压状态ST3存储器单元会被读取为第一逻辑值。相反，当根据第二预读电压Vpre2读取LSB数据时，第三电压状态ST3的存储器单元中具有低于第二预读电压Vpre2的阈值电压的存储器单元会被读取为第一逻辑值，第三电压状态ST3的存储器单元中具有高于第二预读电压Vpre2的阈值电压的存储器单元(参照阴影部分)会被读取为第二逻辑值。即，用斜线表示的部分的存储器单元与下层编程状态LP的存储器单元相同地，其会被读取为第二逻辑值。即，根据第二预读电压Vpre2的LSB数据具有增加的误差位。当根据第一预读电压Vpre1读取LSB数据时，被读取为第一逻辑值的存储器单元中的一部分在根据第二预读电压Vpre2读取LSB数据时，会被读取为第二逻辑值。由此，被读取为第一逻辑值的存储器单元的数量会减少。
基于所读取的LSB数据执行MSB编程。LSB被读取为第一逻辑值的存储器单元被编程为具有擦除状态E和第一上层编程状态UP1，LSB被读取为第二逻辑值的存储器单元被编程为具有第二上层编程状态UP2和第三上层编程状态UP3。由于基于第二预读电压Vpre2被读取为第一逻辑值的存储器单元的数量减少，具有擦除状态(E)和第一上层编程状态UP1的存储器单元的数量也会减少。由于基于第二预读电压Vpre2被读取为第二逻辑值的存储器单元的数量增加，具有第二上层编程UP2和第三上层编程UP3的存储器单元的数量会相对增加。
更为具体地，被读取为第一逻辑值的存储器单元中将存储MSB“1”的存储器单元被编程为具有擦除状态E。被读取为第一逻辑值的存储器单元中将存储MSB“0”的存储器单元被编程为第一上层编程状态UP1。被读取为第二逻辑值的存储器单元中将存储MSB“1”的存储器单元被编程为第三上层编程状态UP3，被读取为第二逻辑值的存储器单元中将存储MSB“0”的存储器单元被编程为第二上层编程状态UP2。
假设用斜线表示的部分的存储器单元会使用第一预读电压Vpre1执行MSB编程。用斜线表示的部分的存储器单元会被读取为第一逻辑值。用斜线表示的部分的存储器单元中将存储MSB“1”的存储器单元会具有擦除状态E的阈值电压MCa。用斜线表示的部分的存储器单元中将存储MSB“0”的存储器单元会具有第一上层编程状态UP1的阈值电压MCb。
假设用斜线表示的部分的存储器单元基于第二预读电压Vpre2执行MSB编程。用斜线表示的部分的存储器单元会被读取为第二逻辑值。用斜线表示的部分的存储器单元中将存储MSB“1”的存储器单元会具有第三上层编程状态UP3的阈值电压MCd。用斜线表示的部分的存储器单元中将存储MSB“0”的存储器单元会具有第二上层编程状态UP2的阈值电压MCc。
随着使用第二预读电压Vpre2来代替第一预读电压Vpre1，用斜线表示的部分的存储器单元中将存储MSB“1”的存储器单元会具有阈值电压MCd，而不是阈值电压MCa。因此，擦除状态E的存储器单元的数量会减少，第三上层编程状态UP3的存储器单元的数量会增加。用斜线表示的部分的存储器单元中将存储MSB“0”的存储器单元会具有预置电压MCc，而不是阈值电压MCb。因此，第一上层编程状态UP1的存储器单元的数量会减少，第二上层编程状态UP2的存储器单元的数量会增加。因此MSB数据的误码率会降低。其理由如下。
如参照图3所述，在执行MSB编程后，擦除状态E的存储器单元的阈值电压因各种原因可容易上升。在执行MSB编程后，擦除状态E的存储器单元可因其阈值电压的上升而具有第四电压状态ST4。第一上层编程状态UP1的存储器单元可因其阈值电压上升而具有第五电压状态ST5。通过使用了第二预读电压Vpre2的读取来执行MSB编程，因此，在执行MSB编程后具有擦除状态E的存储器单元的数量会减少。因此，第四电压状态ST4的存储器单元中具有高于第二读取电压R12的阈值电压的存储器单元的数量，例如与图3的第一电压状态ST1相比会减少。在图7中示出，第四电压状态ST4的所有存储器单元具有低于第二读取电压R12的阈值电压。第二读取电压R12在读取MSB数据时使用。因此，在第四电压状态ST4的存储器单元中具有高于第二读取电压R12的阈值电压的存储器单元的数量少表示MSB数据的误码率降低。因此，可使用第二预读电压Vpre2执行MSB编程来降低MSB数据的误码率。
另外，使用第二预读电压Vpre2执行MSB编程，从而LSB数据的误码率增加。这种包括在LSB数据中的误差位会通过纠错块130(参照图4)被检测和修正。例如，比起LSB数据的误码率，MSB数据的误码率成为问题时，会使用第二预读电压Vpre2执行MSB编程。通过调节预读电压的电平权衡LSB数据的误码率和MSB数据的误码率。第一预读电压Vpre1和第二预读电压Vpre2之间的差可由MSB数据的误码率和LSB数据的误码率决定。
根据本发明的实施例，使用与第一预读电压Vpre1相比减少的第二预读电压(Vpre2)来执行MSB编程。因此，MSB数据的误码率会降低。由此，提供一种具有增强的可靠性的存储器系统10。
图8是示出存储器控制器对管理区域进行定义的方法的流程图。
参照图4和图8，在S210步骤中，存储器控制器100读取被选择的物理页面的MSB数据。例如，存储器控制器100是每当执行预设次数的编程和擦除时会读取存储器单元阵列210的各物理页面的MSB数据。例如，存储器控制器100每次在规定时间读取存储器单元阵列210的各物理页面的MSB数据。例如，存储器控制器100从为了进行垃圾回收而被选择的存储器块的各物理页面中读取LSB数据和MSB数据。
在S220步骤中，存储器控制器100检测包括在所读取的MSB数据中的误差位的数量。纠错块130是参照包括在MSB数据中的校验位，从而检测包括在MSB数据中的误差位的数量。
在S230步骤中，存储器控制器100判断所检测出的误差位的数量是否大于第一阈值。误差位的数量大于第一阈值(是)表示对应的物理页面对于MSB数据的可靠性低。误差位的数量小于第一阈值(否)表示对应的物理页面对于MSB数据的可靠性高。当误差位的数量大于第一阈值时(是)，执行S240步骤。
在S240步骤中，存储器控制器100将对应于被选择的物理页面的区域定义为管理区域。
图9是示出存储器控制器100对管理区域进行定义的方法的另一个实施例的流程图。
参照图4和图9，在步骤S310中，存储器控制器100读取被选择的物理页面的LSB数据。在S320步骤中，存储器控制器100检测包括在被读取的LSB数据中的误差位的数量。纠错块130参照包括在LSB数据中的校验位来检测包括在LSB数据中的误差位的数量。
在S330步骤中，存储器控制器100判断包括在LSB数据中的误差位的数量是否小于第二阈值。误差位的数量小于第二阈值(是)表示对应的物理页面对于LSB数据的可靠性高。误差位的数量大于第二阈值(否)表示对应的物理页面对于LSB数据的可靠性低。当LSB数据的误差位的数量小于第二阈值时，执行S240步骤。
作为实施例，第二阈值可小于纠错块130能够检测的误差位的最大值。第二阈值可小于第一阈值。
在S340步骤中，存储器控制器100读取被选择的物理页面的MSB数据。作为实施例，S310步骤和S340步骤可连续执行。能够理解被选择的物理页面的LSB数据和MSB数据可被连续读取，S320、S330、S350至S370步骤被执行。
在S350步骤中，存储器控制器100检测包括在被读取的MSB数据中的误差位的数量。在S360步骤中，存储器控制器100判断包括在MSB内的误差位的数量是否大于第一阈值。在S370步骤中，存储器控制器100将对应于被选择的物理页面的区域定义为管理区域(是)。
根据本发明的实施例，当被选择的物理页面的LSB数据小于第二阈值且被选择的物理页面的MSB数据大于第一阈值时，对应于被选择的物理页面的区域被定义为管理区域。即，定义管理区域时不仅考虑被选择的物理页面对于MSB数据的可靠性是否低，而且还考虑对于LSB数据的可靠性是否高。
图10是示出图4的管理区域表MNGT的一个实施例MNGT1的图。
参照图10，管理区域以物理页面单位来定义。对分别包括在第一存储器块BLK1至第z存储器块BLKz的各物理页面PP1～PPn定义管理区域。在图10中，第一存储器块BLK1的第n物理页面PPn被定义为管理区域。剩余的物理页面可被定义为非管理区域。
假设图9中被选择的物理页面为第一存储器块BLK1的第n物理页面PPn，被选择的物理页面的LSB数据小于第二阈值，而被选择的物理页面的MSB数据大于第一阈值。第一存储器块BLK1的第n物理页面PPn被定义为管理区域。
图11是示出图4的管理区域表MNGT的另一个实施例MNGT2的图。
参照图10，管理区域以存储器块单位定义。对第一存储器块BLK1至第z存储器块BLKz定义管理区域。在图10中第一存储器块BLK1被定义为管理区域。
假设图9中的被选择的物理页面为第一存储器块BLK1的第n物理页面PPn，被选择的物理页面的LSB数据小于第二阈值，而被选择的物理页面的MSB数据大于第一阈值。此时，包括被选择的物理页面的存储模块BLK1可被定义为管理区域。这是因为包括被选择的物理页面的存储器块的其他物理页面也具有类似的特性的可能性高。随着关于第一存储器块BLK1至第z存储器块BLKz的管理区域被定义，后用于随机存取存储器110内管理区域表MNGT2的存储空间可减少。
图12是示出本发明的实施例的存储器控制器100的编程方法的流程图。
参照图4和图12，在S410步骤中，存储器控制器100从主机接收编程请求。存储器控制器100会从主机接收逻辑块地址LBA和主机数据HDATA。
在S420步骤中，存储器控制器100判断编程请求是否对应于MSB编程。存储器控制器100会将接收的逻辑块地址LBA转换为物理块地址PBA。物理块地址PBA是指存储器单元阵列210内的一个物理页面。物理块地址PBA是指对应的物理页面的LSB数据或MSB数据。
控制器100确定判断物理块地址PBA是否指示被选择的物理页面的MSB数据。如果物理块地址PB指示被选择的物理页面的MSB数据是(是)，在S430步骤执行操作。否则(否)，在S460步骤执行LSB编程。
在S430步骤中，存储器控制器100判断编程请求是否为对管理区域的编程请求。存储器控制器100会判断被选择的物理页面是否为管理区域。在图10中，管理区域被定义为第一存储器块BLK1的第n物理页面PPn。当被选择的物理页面为第一存储器块BLK1的第n物理页面PPn时，编程请求是对应于管理区域的。在图11中，管理区域被定义为第一存储器块BLK1。当被选择的物理页面包括在第一存储器块BLK1时，编程请求是对应于管理区域的。当被选择的物理页面包括在其他的存储器块时，编程请求是对应于管理区域的。
当编程请求是针对管理区域的编程请求时，将执行S440步骤。当编程请求不是针对管理区域的编程请求时，将执行S450步骤。
在S440步骤中，存储器控制器100调节预读电压。存储器控制器100控制半导体存储器装置100，以使电压发生器222生成降低的预读电压。
作为实施例，存储器控制器100通过将电压电平信息传送到半导体存储器装置200来调节预读电压。随着接收电压电平信息，在执行对应的编程时所产生的预读电压的电平会被重新设置。
作为实施例，预读电压调节之前的预读电压Vpre1(参照图7)的电平可设为默认值。被调节的预读电压Vpre2(参照图7)可以是比默认值低一定的电平。
在S450步骤中，存储器控制器100执行MSB编程。存储器控制器100将用于MSB编程的控制信号CTRL、物理块地址PBA及存储器数据MDATA传送到半导体存储器装置200。外围电路220会使用第二预读电压Vpre2来执行MSB编程。
在S460步骤中，将执行LSB编程。
图13是示出本发明的另一个实施例的存储器系统1000的框图。
参照图13，存储器系统1000包括存储器控制器1100和多个半导体存储器装置1210～12k0。
存储器控制器1100包括随机存取存储器1110、处理单元1120、纠错块1130、主机接口1140及存储器接口1150。
存储器接口1250通过第一至第K信道CH1至CHk与第一至第K半导体存储器装置1210-12k0进行通讯。第一至第K半导体存储器装置1210-12k0的各半导体存储器装置与参照图4说明的半导体存储器装置200相同地构成并操作。
随机存取存储器1110、处理单元1120、纠错块1130、主机接口1140及存储器接口1150与参照图4说明的随机存取存储器110、处理单元120、纠错块130、主机接口140及存储器接口150相同地控制各半导体存储器装置。
图14是示出存储于随机存取存储器1210的管理区域表的一个实施例MNGT3的图。
参照图14，管理区域会以半导体存储器装置单位定义。会对第一至第K半导体存储器装置1210-12k0定义管理区域。在图14中，第一半导体存储器装置1100被定义为管理区域。
假设图9中的被选择的物理页面为第一存储器块BLK1的第n物理页面，PPn，参照图10或图11，被选择的物理页面的LSB数据小于第二阈值，被选择的物理页面的MSB数据大于第一阈值。包括被选择的物理页面的第一半导体存储器装置1210可被定义为管理区域。这是因为包括被选择的物理页面的存储器单元阵列在圆片级经过相同的制造工艺，因此对应的存储器单元阵列内其他的物理页面也具有类似的特性的可能性高。随着对第一至第K半导体存储器装置1210～12k0定义管理区域，随机存取存储器1210内用于区域表MNGT3的存储空间可减少。
图15是示出图13的存储器系统1000的应用例的框图。
参照图15，存储器系统2000包括半导体存储器模块2100和存储器控制器2200。半导体存储器模块2100包括多个半导体存储器装置。多个半导体存储器装置分割为多个组。
在图15中示出多个组各通过第一至第K信道CH1至CHk来与存储器控制器2200进行通信。各半导体存储器装置与参照图4说明的半导体存储器装置200相同地构成并操作。
各组通过一个共同的信道来与存储器控制器2200进行通信。存储器控制器2200与参照图13说明的存储器控制器1100相同地构成，且通过多个信道CH1至CHk来控制半导体存储器模块2100的多个存储器装置。
图16是示出包括参照图15来说明的存储器系统2000的计算机系统3000的框图。
参照图16，计算机系统3000包括中央处理单元3100、随机存取存储器3200、用户界面3300、电源3400、系统总线3500以及存储器系统2000。
存储器系统2000通过系统总线3500电连接在中央处理单元3100、随机存取存储器3200、用户界面3300以及电源3400。通过用户界面3300提供的，或者通过中央处理单元处理的数据会包括在存储器系统2000。
在图16中示出半导体存储器模块2100是通过控制器2200与系统总线3500连接。但是，半导体存储器模块2100可直接连接在系统总线3500上。此时，控制器2200的功能可通过中央处理单元3100和随机存取存储器3200来执行。
在图16中示出提供参照图15说明的存储器系统2000。但是，存储器系统2000可由参照图4或图13说明的存储器系统10或存储器系统1000来代替。
根据本发明的实施例，在对管理区域的物理页面执行MSB编程时，使用降低的预读电压。因此，管理区域内物理页面的MSB数据的误码率会减少。由此提供一种可靠性提高的存储器系统。
虽在本发明的详细说明中说明了具体实施例，但在不脱离本发明的范围和技术思想的范围内可进行多种变更。因此，本发明的范围不能限定在所述的实施例，应由权利要求书和与该发明的权利要求书同等的内容来决定。

Claims (18)

1.一种操作具有多个物理页面的存储器系统的方法，所述方法包括：
当对第一物理页面执行最高有效位(MSB)编程时，使用第一预读电压来读取所述第一物理页面的最低有效位(LSB)数据，并且基于所述第一物理页面的LSB数据来执行MSB编程；
将包括在所述第一物理页面的MSB数据的误差位的数量和第一阈值进行比较，将对应于所述第一物理页面的区域定义为管理区域；
对于所述管理区域的第二物理页面执行LSB编程；以及
使用低于所述第一预读电压的第二预读电压来读取所述第二物理页面的LSB数据，并且基于所述第二物理页面的LSB数据，对于所述第二物理页面执行MSB编程，
其中当包括在所述第一物理页面的所述MSB数据中的所述误差位的数量大于所述第一阈值时，将对应于所述第一物理页面的区域定义为所述管理区域。
2.根据权利要求1所述的方法，其中将对应于所述第一物理页面的区域定义为所述管理区域包括：
读取所述第一物理页面的所述MSB数据；
检测包括在所述第一物理页面的所述MSB数据中的所述误差位的数量；以及
当包括在所述第一物理页面的MSB数据的误差位的数量大于所述第一阈值时将对应于所述第一物理页面的区域定义为所述管理区域。
3.根据权利要求1所述的方法，定义为所述管理区域的步骤包括以下步骤：当包括在所述第一物理页面的所述MSB数据中的所述误差位的数量大于所述第一阈值，且包括在所述第一物理页面的LSB数据中的误差位的数量小于或等于第二阈值时，将对应于所述第一物理页面的区域定义为所述管理区域。
4.根据权利要求3所述的方法，其中将对应于所述第一物理页面的区域定义为所述管理区域包括：
读取所述第一物理页面的所述LSB数据；
检测包括在所述第一物理页面的所述LSB数据中的所述误差位的数量；
读取所述第一物理页面的所述MSB数据；
检测包括在所述第一物理页面的所述MSB数据中的所述误差位的数量；以及
当包括在所述第一物理页面的MSB数据的误差位的数量大于所述第一阈值并且包括在所述第一物理页面的LSB数据的误差位的数量小于或等于所述第二阈值时，将对应于所述第一物理页面的区域定义为所述管理区域。
5.根据权利要求1所述的方法，其中当包括在所述第一物理页面的MSB数据的误差位的数量大于所述第一阈值时，将所述第一物理页面定义为所述管理区域。
6.根据权利要求1所述的方法，其中当包括在所述第一物理页面的MSB数据的误差位的数量大于所述第一阈值时，将包括所述第一物理页面的存储器块定义为所述管理区域。
7.根据权利要求1所述的方法，其中当包括在所述第一物理页面的MSB数据的误差位的数量大于所述第一阈值时，将包括所述第一物理页面的半导体存储器装置定义为所述管理区域。
8.根据权利要求1所述的方法，其中所述第一物理页面和所述第二物理页面相同。
9.根据权利要求1所述的方法，其中所述第一物理页面和所述第二物理页面不相同。
10.根据权利要求1所述的方法，进一步包括：
在基于所述第一物理页面的LSB数据执行MSB编程的步骤之前，对所述第一物理页面执行LSB编程。
11.根据权利要求1所述的方法，其中读取所述第二物理页面的LSB数据包括：
设置所述存储器系统中包括的电压发生器，以生成所述第二预读电压；以及
响应于由所述电压发生器提供的所述第二预读电压来读取所述第二物理页面的LSB数据。
12.根据权利要求1所述的方法，其中在每个规定时间执行将对应于所述第一物理页面的区域定义为管理区域。
13.根据权利要求1所述的方法，其中当执行预定次数的编程和擦除操作时，执行将对应于所述第一物理页面的区域定义为管理区域。
14.一种存储器系统，包括：
半导体存储器装置，具有多个物理页面，所述存储器装置适于当对所述多个物理页面的各物理页面执行MSB编程时，基于第一预读电压来读取各物理页面的LSB数据，并且基于所述LSB数据执行MSB编程；以及
存储器控制器，其适于将包括在各物理页面的MSB数据中的误差位的数量和第一阈值进行比较，以根据比较结果将对应的物理页面的区域定义为管理区域，
其中所述存储器控制器控制所述半导体存储器装置，以在对包括在所述管理区域的物理页面执行MSB编程时，使用小于所述第一预读电压的第二预读电压来控制所述半导体存储器装置，以便读取包括在所述管理区域的所述物理页面的LSB数据，
其中，当检测到存储具有大于所述第一阈值的数量的误差位的MSB数据的物理页面时，所述存储器控制器将与所检测到的物理页面相对应的区域定义为所述管理区域。
15.根据权利要求14所述的存储器系统，其中，在所述存储器控制器的控制下，所述半导体存储器装置基于所述第二预读电压读取所述管理区域中包括的所述物理页面的LSB数据，并且基于所读取的LSB数据来对所述管理区域中包括的所述物理页面执行所述MSB编程。
16.根据权利要求14所述的存储器系统，其中所述半导体存储器装置还包括适于生成多个电压的电压发生器，
其中所述电压发生器输出所述多个电压中的所述第一预读电压，并且根据所述存储器控制器的控制，当对所述管理区域中包括的所述物理页面执行所述MSB编程时，所述电压发生器输出所述多个电压中的所述第二预读电压。
17.根据权利要求14所述的存储器系统，其中，当检测到存储具有大于所述第一阈值的数量的误差位的MSB数据和具有小于或等于第二阈值的数量的误差位的LSB数据的物理页面时，所述存储器控制器将与所检测到的物理页面相对应的区域定义为所述管理区域。
18.根据权利要求14所述的存储器系统，其中所述存储器控制器中存储用于表示所述管理区域的表。
CN201510647070.0A 2014-11-28 2015-10-08 存储器系统及其操作方法 Active CN105654988B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0169049 2014-11-28
KR1020140169049A KR102239868B1 (ko) 2014-11-28 2014-11-28 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
CN105654988A CN105654988A (zh) 2016-06-08
CN105654988B true CN105654988B (zh) 2020-12-04

Family

ID=56027899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510647070.0A Active CN105654988B (zh) 2014-11-28 2015-10-08 存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US9355715B1 (zh)
KR (1) KR102239868B1 (zh)
CN (1) CN105654988B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649347B1 (ko) 2016-10-11 2024-03-20 삼성전자주식회사 불휘발성 메모리 장치를 프로그램하는 방법과, 상기 메모리 장치를 포함하는 시스템의 작동 방법
KR102388803B1 (ko) * 2017-11-02 2022-04-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR102409798B1 (ko) * 2018-01-08 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20190128283A (ko) * 2018-05-08 2019-11-18 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그 동작방법
TWI655576B (zh) * 2018-06-20 2019-04-01 深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
CN110888520B (zh) * 2018-08-21 2021-07-09 慧荣科技股份有限公司 操作频率调整方法及装置
KR20200091712A (ko) * 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들의 동작 방법
KR20200127758A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US10971228B2 (en) * 2019-08-26 2021-04-06 Micron Technology, Inc. Adaptive application of voltage pulses to stabilize memory cell voltage levels
WO2021229260A1 (en) 2020-05-13 2021-11-18 Micron Technology, Inc. Counter-based methods and systems for accessing memory cells
US11367484B1 (en) * 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) * 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100764747B1 (ko) * 2006-09-15 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100879387B1 (ko) * 2006-09-22 2009-01-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100926475B1 (ko) 2006-12-11 2009-11-12 삼성전자주식회사 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100850509B1 (ko) * 2007-01-10 2008-08-05 삼성전자주식회사 프로그램 에러를 감소시킬 수 있는 멀티 비트 플래시메모리 장치의 프로그램 방법
KR101413137B1 (ko) 2008-07-04 2014-07-01 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
KR101642465B1 (ko) * 2008-12-12 2016-07-25 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
KR20100107294A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
KR101214285B1 (ko) * 2010-12-30 2012-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR20130072668A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20130084492A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 비휘발성 메모리 시스템
KR20140064434A (ko) * 2012-11-20 2014-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A novel, high performance and power efficient implementation of 8×8 multiplier unit using MT-CMOS technique;N. Rajput;《 2013 Sixth International Conference on Contemporary Computing (IC3)》;20130926;186-191 *

Also Published As

Publication number Publication date
KR20160064849A (ko) 2016-06-08
US20160155494A1 (en) 2016-06-02
CN105654988A (zh) 2016-06-08
KR102239868B1 (ko) 2021-04-13
US9355715B1 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
CN105654988B (zh) 存储器系统及其操作方法
KR101925384B1 (ko) 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 제어 방법
US8705279B2 (en) Nonvolatile memory device and reading method thereof
US7929350B2 (en) Nonvolatile memory device, operating method thereof, and memory system including the same
US9898199B2 (en) Data storage device and operating method thereof
CN106486163B (zh) 非易失性存储器件、包括其的数据储存设备及其操作方法
KR20210024912A (ko) 저장 장치 및 그 동작 방법
US20210265004A1 (en) Storage device and operating method thereof
US11237766B2 (en) Storage device and method of operating of the storage device
US9727401B2 (en) Method of operating semiconductor memory device and memory system including semiconductor memory device
CN105931668B (zh) 非易失性存储器装置和操作方法及包括其的数据存储装置
US10629275B2 (en) Data storage device and operating method thereof
CN114078533A (zh) 存储装置、存储器装置和操作该存储器装置的方法
US11842779B2 (en) Memory device and operating method for performing verify operation
KR20200114216A (ko) 데이터 저장 장치 및 동작 방법
US11853570B2 (en) Controller and memory system having the controller
US10998057B2 (en) Storage device and method of operating the same
US11538518B2 (en) Memory device to suspend ROM operation and a method of operating the memory device
CN111798913A (zh) 存储器系统、存储器控制器及其操作方法
US11923014B2 (en) Memory system compensating for performance deterioration of a memory device
US10186324B2 (en) Nonvolatile memory device, memory system including thereof and operating method thereof
US11004529B2 (en) Device including memory controller, memory device, and power management circuit, and method of operating the same
US10643716B2 (en) Nonvolatile memory device and memory system including the nonvolatile memory device
CN116246681A (zh) 存储器装置及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant