CN105634474B - 多相位延迟锁定回路 - Google Patents

Abstract

一种多相位延迟锁定回路，包括第一延迟锁定回路、时脉边缘合成电路、第二延迟锁定回路、复制延迟电路以及逻辑选择电路。该第一延迟锁定回路将一输入的具有一第一时脉周期的第一时脉信号切分成N个相位延迟单元。时脉边缘合成电路将第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一第二时脉信号。该第二延迟锁定回路将第二时脉信号的第二时脉周期切分为N个相位延迟单元。逻辑选择电路选择第一延迟锁定回路以及复制延迟电路的时间延迟量。第一延迟锁定回路以第一延迟单元对第一时脉信号进行相应的相位延迟，及该复制延迟电路复制第二延迟单元对第一延迟锁定回路输出的第一时脉信号进行相应的相位延迟。

Description

多相位延迟锁定回路

技术领域

本发明涉及一种多相位延迟锁定回路。

背景技术

延迟锁定回路(Delay Lock Loop,DLL)，又称“延迟锁定环”，已被广泛的应用于内存、芯片等电子元件，以提供一稳定的频率与相位关系来进行数据同步的行为。但是在芯片内部频率之间的相位关系会因为制程的变异也会不预期的产生一定的误差。因此，多相位的延迟锁定回路便应运而生，使用可调整的相位关系来克服制程上的变异。然而，随之而来的问题便是可调整的相位之间的分辨率与操作速度上的取舍，若是要使得可调整的最小单位越精细，则需要电压控制延迟电路的操作速度无限接近制程上的极限。以往的解决方法，是使用由多相位延迟锁定回路产生出来的相邻的两个相位，内插出中间的另一个相位，或是直接使用延迟分解相位。若此种作法在制程的速度不够快，则会消耗大量的芯片面积在相位内插电路上，且会增加耗电量。另外，传统的相位内插电路也会限制最低的操作速度，进而使得相位的分辨率与操作带宽形成了强烈的取舍。

发明内容

为解决以上问题，有必要提供一种可解决上述问题的多相位延迟锁定回路。

本发明提供的多相位延迟锁定回路，包括第一延迟锁定回路、时脉边缘合成电路、第二延迟锁定回路、复制延迟电路以及逻辑选择电路。该第一延迟锁定回路将外部输入的一第一时脉信号的第一时脉周期切分成N个第一相位延迟单元，得到每个第一相位延迟单元为倍第一时脉周期的时间延迟量。该时脉边缘合成电路将第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一个具有第二时脉周期的第二时脉信号，该第二时脉周期等于所述第一时脉周期的倍。该第二延迟锁定回路将该第二时脉信号的第二时脉周期切分为N个第二相位延迟单元，得到每个第二延迟单元为倍所述第一时脉周期的时间延迟量。该逻辑选择电路根据需要的相位延迟时间，选择第一延迟锁定回路的第一时间延迟量以及复制延迟电路的第二时间延迟量，以控制第一延迟锁定回路以及复制延迟电路先后对所述第一时脉信号进行相应的相位延迟。该第一延迟锁定回路根据该第一时间延迟量以第一相位延迟单元对所述第一时脉信号进行相应的相位延迟，并将该延迟后的第一时脉信号输出至复制延迟电路。该复制延迟电路复制所述第二延迟锁定回路的第二延迟单元，并根据所述第二时间延迟量对第一延迟锁定回路输出的第一时脉信号以该第二延迟单元进行相应的相位延迟并输出。

相较于现有技术，本发明多相位延迟锁定回路可以大幅降低相位延迟单元的数量，从而降低制程需求，而不需要大量的面积和功耗就可提供准确的相位延迟。

附图说明

图1是本发明实施例提供的多相位延迟锁定回路的功能模块方框图。

图2是一实施例中一输入时脉信号的示意图。

图3是一个记录有需要的相位延迟时间对应图1中第一延迟锁定回路以及复制延迟电路的相位延迟组合的配置表的示意图。

主要元件符号说明

多相位延迟锁定回路	100
		第一延迟锁定回路	10
时脉边沿合成电路	20
		第二延迟锁定回路	30
复制延迟电路	40
		逻辑选择电路	50
输入单元	60

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

如图1所示，是本发明实施例提供的多相位延迟锁定回路的功能模块方框图。该多相位延迟锁定回路100包括第一延迟锁定回路10、时脉边缘合成电路20、第二延迟锁定回路30、复制延迟电路40以及逻辑选择电路50。上述第一延迟锁定回路10、时脉边缘合成电路20、第二延迟锁定回路30、复制延迟电路40以及逻辑选择电路50相互之间直接或间接地电性连接，以实现必要的数据交互和传输。

本实施例中，所述第一延迟锁定回路10以及第二延迟锁定回路30为两个电路结构和功能均相同的延迟锁定回路，均用于将外部输入的时脉(又称“时钟脉冲”)信号的时脉周期切分成相等的N个相位延迟单元(Delay Cell，DC)，例如切分成8个相位延迟单元。

具体地，在具有一第一时脉周期T的第一时脉信号输入第一延迟锁定回路10时，该第一延迟锁定回路10将该第一时脉信号的第一时脉周期T切分成相等的N个第一相位延迟单元，得到每个第一相位延迟单元为倍第一时脉周期T的时间延迟量，然后将该第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号输出至时脉边缘合成电路20。

所述时脉边缘合成电路20将该当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一个具有第二时脉周期T'的第二时脉信号，该第二时脉周期T'等于所述第一时脉周期T的倍。该时脉边缘合成电路20将该第二时脉信号输出至所述第二延迟锁定回路30。

所述第二延迟锁定回路30将该第二时脉信号的第二时脉周期T'切分为N个第二相位延迟单元，得到每个第二延迟单元为倍所述第一时脉周期T的时间延迟量，并提供一控制电压至所述复制延迟电路40，以驱动该复制延迟电路40。

所述逻辑选择电路50用于根据需要的相位延迟时间，选择第一延迟锁定回路10的第一时间延迟量以及复制延迟电路40的第二时间延迟量，以控制第一延迟锁定回路10以及复制延迟电路40先后对所述第一时脉信号进行相应的相位延迟。本实施例中，该逻辑选择电路50可以是一个多输入多输出的解码器(decoder)。例如，该逻辑选择电路50可以是将一个五位(bit)输入转换为32(2⁵)路选择输出的解码器。所述需要的相位延迟时间由用户预先确定。

所述第一延迟锁定回路30根据所述第一时间延迟量以第一相位延迟单元对所述第一时脉信号进行相应的相位延迟，并将该延迟后的第一时脉信号输出至复制延迟电路40。

所述复制延迟电路40复制所述第二延迟锁定回路30的第二延迟单元，并根据所述第二时间延迟量对第一延迟锁定回路30输出的第一时脉信号以该第二延迟单元进行相应的相位延迟并输出。

本实施例中，所述N为大于3的整数，优选地，N等于8。下面以N等于8为例对本发明的相位延迟电路100的工作原理做说明。

如图2所示，首先，第一时脉信号(图中以REF-CLK表示)输入第一延迟锁定回路10(图2中以DLL1表示)时，该第一延迟锁定回路10将第一时脉信号的第一时脉周期T切分为八个相位延迟单元，得到每个相位延迟单元为八分之一时脉周期(T/8)的时间延迟量，然后将该第一时脉信号当前时脉周期的第一个输出相位与下一时脉周期的第二个输出相位输出至时脉边缘合成电路20。该时脉边缘合成电路20将该当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一具有第二时脉周期T'的第二时脉信号。该第二时脉周期T'等于所述第一时脉周期T的八分之九倍。该第二延迟锁定回路30(图2中以DLL2表示)将该第二时脉信号的第二时脉周期T'进一步切分为八个相位延迟单元，得到每个相位延迟单元为六十四分之九的时间延迟量。

进一步，所述逻辑选择电路50可根据第一时脉信号需要的相位延迟时间选择第一延迟锁定回路10的第一时间延迟量以及复制延迟电路40的第二时间延迟量对第一脉冲信号进行相应的相位延迟。例如，假设需要的相位延迟时间为所述时脉周期的六十四分之一，该逻辑选择电路50可选择第一延迟锁定回路10对第一时脉信号的时间延迟量为七个八分之一倍第一时脉周期T的相位延迟，以及选择所述复制延迟电路40对该第一时脉信号的时间延迟量为一个六十四分之九倍第一时脉周期T的时间延迟量。然后，第一延迟锁定回路30首先以七个第一相位延迟单元对第一时脉信号进行七个八分之一倍第一时脉周期T的相位延迟，然后再由复制延迟电路40复制第二延迟锁定回路30的第二延迟单元对第一延迟锁定回路30输出的第一时脉信号进行一个六十四分之九倍第一时脉周期T的相位延迟，即可实现对第一时脉信号进行一个六十四分之一倍第一时脉周期T的时间延迟(八分之七与六十四分之九的组合为六十四分之六十五，即对应时脉周期的六十四分之一的相位延迟时间)。

相应地，若需要的相位延迟时间为所述时脉周期的六十四分之二，该逻辑选择电路50可选择第一延迟锁定回路10对第一时脉信号的时间延迟量为六个八分之一倍第一时脉周期T的相位延迟，以及选择所述复制延迟电路40对该第一时脉信号的时间延迟量为两个六十四分之九倍第一时脉周期T的时间延迟量。然后，第一延迟锁定回路30首先以六个第一相位延迟单元对第一时脉信号进行六个八分之一倍第一时脉周期T的相位延迟，然后再由复制延迟电路40复制第二延迟锁定回路30的第二延迟单元对第一延迟锁定回路30输出的第一时脉信号进行两个六十四分之九倍第一时脉周期T的相位延迟，即可实现对第一时脉信号进行一个六十四分之二倍第一时脉周期T的时间延迟。

相应地，对所述第一时脉信号进行其他时间延迟量的相位延迟也可利用上述类似的方法而得到。例如图3所示，为一个记录有需要的相位延迟时间对应第一延迟锁定回路10的第一时间延迟量以及复制延迟电路40的第二时间延迟量的组合配置表。在一实施例中，该组合配置表可存储在所述逻辑选择电路50中，该逻辑选择电路50根据该组合配置表选择第一延迟锁定回路10的第一时间延迟量以及复制延迟电路40的第二时间延迟量对所述第一时脉信号进行相应的相位延迟，进而得到符合要求的时脉信号。

综上所述，本发明的多相位延迟锁定回路100可以大幅降低相位延迟单元的数量，例如针对原本需要分解出N²个相位延迟单元的传统多相位延迟锁定回路，本发明只需要3N+2个相位延迟单元(三条延迟锁定电路以及两个相位锁定时脉)，从而降低制程需求，而不需要大量的面积和功耗就可提供准确的相位延迟时间。

进一步地，所述逻辑选择电路50还可与一输入单元60连接，该输入单元60用于接收用户的输入，通过该输入单元60根据用户的输入选择第一延迟锁定回路10的第一时间延迟量和复制锁定电路40的第二时间延迟量以对第一时脉信号进行相应的相位延迟，进而得到需要的时脉信号。该输入单元60还可用于输入上述需要的相位延迟时间。应当理解，该输入单元60可以是鼠标、键盘、或其它类似的输入设备。所应说明的是，在其它实施例中，该输入单元60也可以省略。

以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种多相位延迟锁定回路，包括第一延迟锁定回路、时脉边缘合成电路、第二延迟锁定回路、复制延迟电路以及逻辑选择电路，其特征在于：

该第一延迟锁定回路将外部输入的一第一时脉信号的第一时脉周期切分成N个第一相位延迟单元，得到每个第一相位延迟单元为倍第一时脉周期的时间延迟量；

该时脉边缘合成电路将第一时脉信号当前时脉周期的第一个相位与下一时脉周期的第二个相位之间的信号合成为一个具有第二时脉周期的第二时脉信号，该第二时脉周期等于所述第一时脉周期的倍；

该第二延迟锁定回路将该第二时脉信号的第二时脉周期切分为N个第二相位延迟单元，得到每个第二延迟单元为倍所述第一时脉周期的时间延迟量；

该逻辑选择电路根据需要的相位延迟时间，选择第一延迟锁定回路的第一时间延迟量以及复制延迟电路的第二时间延迟量，以控制第一延迟锁定回路以及复制延迟电路先后对所述第一时脉信号进行相应的相位延迟；

该第一延迟锁定回路根据该第一时间延迟量以第一相位延迟单元对所述第一时脉信号进行相应的相位延迟，并将该延迟后的第一时脉信号输出至复制延迟电路；及

该复制延迟电路复制所述第二延迟锁定回路的第二延迟单元，并根据所述第二时间延迟量对第一延迟锁定回路输出的第一时脉信号以该第二延迟单元进行相应的相位延迟并输出。

2.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述N为大于3的整数。

3.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述N等于8。

4.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述逻辑选择电路存储有一记录有所述需要的相位延迟时间对应第一延迟锁定回路的第一时间延迟量以及复制延迟电路的第二时间延迟量的组合配置表。

5.如权利要求4所述的多相位延迟锁定回路，其特征在于，所述逻辑选择电路根据所述组合配置表选择第一延迟锁定回路的第一时间延迟量以及复制延迟电路的第二时间延迟量对所述第一时脉信号进行相应的相位延迟，进而得到符合要求的时脉信号。

6.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述逻辑选择电路与一输入单元连接，该输入单元用于接收用户的输入，通过该输入单元根据用户的输入选择所述第一延迟锁定回路的第一时间延迟量和所述复制延迟电路的第二时间延迟量以对所述第一时脉信号进行相应的相位延迟。

7.如权利要求6所述的多相位延迟锁定回路，其特征在于，所述输入单元还用于输入所述需要的相位延迟时间。

8.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述逻辑选择电路为一解码器。

9.如权利要求8所述的多相位延迟锁定回路，其特征在于，所述所述逻辑选择电路为一将一个五位输入转换为32路选择输出的解码器。

10.如权利要求1所述的多相位延迟锁定回路，其特征在于，所述第二延迟锁定回路还用于提供一控制电压至所述复制延迟电路，以驱动该复制延迟电路。