CN105580085A - 晶闸管存储器单元集成电路 - Google Patents

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Abstract

一种半导体存储器器件包括在基底上形成的存储器单元（MC）的阵列，所述存储器单元（MC）每个从负载元件和晶闸管实现，负载元件和晶闸管定义可切换电流路径，所述可切换电流路径的状态表示由MC存储的易失性位值。对应于所述阵列的各个行的至少一个字线在所述基底上形成，并耦接到针对对应行的MC电流路径。对应于所述阵列的各个列的位线在所述基底上形成，并可以耦接到针对对应列的MC晶闸管的调制掺杂QW界面。电路被配置成对（多个）字线施加电信号以便生成电流，所述电流根据MC的电流路径的状态将所述MC负载元件的相变材料编程为高或低电阻状态中的一个，以用于非易失性备份和恢复目的。

Description

晶闸管存储器单元集成电路
技术领域
本申请涉及集成电路。更具体地说，本申请涉及在存储器单元的阵列中存储数据位值的存储器集成电路。
背景技术
存储器系统设计者已奋斗多年并且继续奋斗以找到一种解决方案，该解决方案提供动态随机存取存储器（DRAM）的密度、静态随机存取存储器（SRAM）的高速操作连同针对超低功率模式和/或供电故障将存储器系统的易失性位值备份成非易失性形式的能力。
发明内容
本申请涉及半导体存储器器件，所述半导体存储器器件包括在基底上形成的存储器单元的阵列。所述阵列的每个给定存储器单元包括电阻负载元件和晶闸管器件，所述电阻负载元件和晶闸管器件定义穿过所述给定存储器单元的所述电阻负载元件和晶闸管器件的可切换电流路径。所述电阻负载元件由相变材料来实现，所述相变材料可以被流过所述给定存储器单元的可切换电流路径的电流选择性地编程为高电阻状态和低电阻状态中的一个。所述给定存储器单元的可切换电流路径的状态表示由所述给定存储器单元存储的易失性位值。在所述基底上形成对应于所述阵列的各个行的至少一个字线。给定字线耦接到穿过针对所述阵列的对应行的存储器单元的电阻负载元件和晶闸管器件的可切换电流路径。对应于所述阵列的各个列的多个位线在所述基底上形成，并且与针对所述阵列的对应列的存储器单元的晶闸管对接。所述存储器器件还包括电路，所述电路被配置为，对所述阵列的每个字线施加第一电信号以便生成电流，所述电流根据所述阵列的存储器单元的可切换电流路径的状态将所述阵列的所有存储器单元的电阻负载元件的相变材料编程为所述高电阻状态和低电阻状态中的一个，以用于对由所述阵列的存储器单元存储的易失性位值的非易失性备份。
对于其中所述给定存储器单元的可开关电流路径处在对应于易失性“0”位值的非导电/断开状态下的所述阵列的存储器单元，第一电信号可以产生电流，所述电流通过熔化将所述给定存储器单元的电阻负载元件的相变材料转换为对应于非易失性“0”位值的所述高电阻状态。对于其中所述给定存储器单元的可开关电流路径处在对应于易失性“1”位值的导电/接通状态下的所述阵列的存储器单元，第一电信号可以产生电流，所述电流不对所述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在对应于非易失性“1”位值的低电阻状态。
在一个实施例中，第一电信号是所述阵列的存储器单元的晶闸管器件的开关电压之上的电压脉冲。
所述存储器器件的所述电路可以进一步被配置为，对所述阵列的每个字线施加第二电信号以便生成电流，所述电流根据由所述阵列的存储器单元存储的非易失性位值，将所述阵列的所有存储器单元的电阻负载元件的相变材料编程为所述低电阻状态，以及设置所述阵列的存储器单元的可开关电流路径的状态，以用于从非易失性备份恢复由所述阵列的存储器单元存储的易失性位值。
对于其中所述给定存储器单元的电阻负载元件的相变材料处在对应于非易失性“0”位值的高电阻状态下的所述阵列的存储器单元，所述第二电信号可以产生电流，所述电流通过再结晶将所述给定存储器单元的电阻负载元件的相变材料转换为低电阻状态，并且将所述给定存储器单元的可开关电流路径的状态设置为对应于易失性“0”位值的非导电/断开状态。对于其中所述给定存储器单元的电阻负载元件的相变材料处在对应于非易失性“1”位值的低电阻状态下的所述阵列的存储器单元，所述第二电信号可以产生电流，所述电流不对所述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在低电阻状态下，并且将所述给定存储器单元的可开关电流路径的状态设置为对应于易失性“1”位值的导电/接通状态。
在一个实施例中，所述第二电信号包括电压脉冲，所述电压脉冲后面是到所述阵列的存储器单元的晶闸管器件的开关电压以下的电平的电压降低。
所述阵列的存储器单元的晶闸管器件可以包括与第二类型调制掺杂界面间隔开的第一类型调制掺杂量子阱界面。所述位线可以耦接到所述阵列的对应列的存储器单元的第一类型调制掺杂量子阱界面。可以在所述基底上形成对应于所述阵列的各个列的多个擦除线。给定擦除线可以耦接到所述阵列的对应列的存储器单元的第二类型调制掺杂量子阱界面。
在一个实施例中，所述半导体存储器器件进一步包括地址总线、数据总线和控制总线。行地址解码电路可操作地耦接到所述地址总线。行地址解码电路可以被配置成选择如由在所述地址总线上输入的行地址所支配的字线。字线驱动器电路可操作地耦接到所述行地址解码电路。所述字线驱动器电路可以被配置成对选择的字线施加信号。列地址解码电路可操作地耦接到所述地址总线。列地址解码电路可以被配置成选择如由在所述地址总线上输入的列地址所支配的位线。位线放大器和驱动器电路可操作地耦接到所述列地址解码电路和所述阵列的位线。位线放大器和驱动器电路可以被配置成对在选择的位线上承载的信号进行施加或处理。擦除线驱动器电路可操作地耦接到所述列地址解码电路和所述阵列的擦除线。所述擦除线驱动器电路可以被配置成施加在选择的擦除线上承载的信号。数据输入电路和数据输出电路可操作地耦接到所述数据总线。IO门电路可操作地耦接在位线放大器和驱动器电路与数据输入电路和数据输出电路两者之间，并且还可操作地耦接在擦除线驱动器电路与数据输入电路之间。控制电路可操作地耦接到控制总线。控制电路可以被配置成根据在所述控制总线上输入的控制数据控制半导体存储器器件的操作。
在优选实施例中，对所述阵列的（多个）字线施加第一电信号的电路响应于检测预定事件或信号的存在的电路进行操作。所述预定事件或信号可以由以下中的至少一个来触发：预定用户输入、处理系统的预定低功率操作模式以及提供给所述器件的功率的降低。
所述阵列的存储器单元的晶闸管器件可以从定义互补n型和p型调制掺杂量子阱界面的、在所述基底上形成的外延层结构实现。所述外延层结构可以包括：N+型掺杂层；形成与所述N+型掺杂层间隔开的p型调制掺杂量子阱界面的第一多个层；形成n型调制掺杂量子阱界面的第二多个层，所述第一多个层与所述第二多个层分离；以及与所述第二多个层间隔开的P+型掺杂层。所述n型调制掺杂量子阱界面包括通过至少一个未掺杂间隔层与n型掺杂电荷薄层分离的至少一个量子阱。所述p型调制掺杂量子阱界面包括通过至少一个未掺杂间隔层与p型掺杂电荷薄层分离的至少一个量子阱。可以在所述N+型掺杂层之上形成所述p型调制掺杂量子阱界面。
所述阵列的存储器单元的电阻负载元件的相变材料可以从硫属玻璃材料实现。
所述存储器单元可以被配置用于其中通过所述存储器单元的可开关电流路径的状态存储的易失性位值不需要定期更新的类似SRAM的操作，或者用于其中定期在低功率动态存储状态之间对由所述存储器单元的可开关电流路径的状态存储的易失性位值进行更新的类似DRAM的操作。
附图说明
图1是根据本申请的晶闸管存储器单元集成电路的示意图。
图2是示出图1的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流-电压特征的、包括对应于易失性“0”和“1”位值的这样的电流-电压特征的图。
图3是根据本申请的示例性晶闸管存储器单元集成电路的示意顶视图。
图4示出了针对对应于NV“0”位值的电阻负载元件的高电阻状态和针对对应于NV“1”位值的电阻负载元件的低电阻状态的图1的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流-电压特征。
图5是示出了图1的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流-电压特征（包括对应于易失性“0”和“1”位值的这样的电流-电压特征）以及在晶闸管存储器单元的更新周期之间的低功率存储状态期间施加于晶闸管存储器单元的字线的电压电平的图。
图6是示出了定期更新操作期间的图1和5的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流特征的图。
图7是概括本申请的晶闸管存储器单元集成电路的潜在益处的图表。
图8是具有存储器系统的示例性集成电路的框图，所述存储器系统包括根据本申请的晶闸管存储器单元的阵列。
具体实施方式
图1是根据本申请的晶闸管存储器单元集成电路的示意图。所述晶闸管存储器单元集成电路包括集成地在基底上形成的晶闸管存储器单元的阵列，其中，每个晶闸管存储器单元包括两个器件——晶闸管器件和电阻负载元件。所述晶闸管器件和电阻负载元件定义穿过晶闸管器件和电阻负载元件的可开关电流路径，其中，当晶闸管器件在其导电/接通状态下操作时所述电流路径被切换为接通，并且其中，当晶闸管器件在其非导电/断开状态下操作时所述电流路径被切换为断开。晶闸管器件包括在基底18上的（多个）底部N+层17与（多个）顶部P+层15之间形成的互补n型和p型调制掺杂量子阱（QW）界面11、13。在一个实施例中，晶闸管器件由包括在顶部P+层15之上形成的耐熔阳极端子19的台面定义。阴极端子21可操作地耦接到底部N+层17。阴极端子21的电位固定在地或负电位。n沟道注入极端子23和p沟道注入极端子25分别电耦接到n型和p型调制掺杂量子阱界面11、13。可以在顶部阳极端子19之上集成地形成电阻负载元件27。在一个实施例中，电阻负载元件27由夹在阳极端子19与定义耦接到阵列的行中的每个晶闸管存储器单元的字线29的顶部耐熔电极的部分之间的相变材料来实现。因此，存在针对阵列的每个行的字线29（图3）。可以从钨或其它合适金属实现字线29。针对阵列的列中的每个晶闸管存储器单元的n沟道注入极端子23电耦接到位线（其可以从铜或其它合适金属实现）。因此，存在针对阵列的每个列的位线（图3）。针对阵列的列中的每个晶闸管存储器单元的p沟道注入极端子25电耦接到擦除线（其可以从铜或其它合适金属实现）。因此，存在针对阵列的每个列的擦除线（图3）。
优选地，晶闸管存储器单元集成电路（以及可能的是集成制造到其中的其它光电子器件、逻辑电路和/或信号处理电路）从与在以下中详细描述那些类似的反型量子阱沟道器件结构实现：美国专利6,031,243；于2000年4月24日提交的美国专利申请号09/556,285；于2001年3月2日提交的美国专利申请号09/798,316；于2002年3月4日提交的国际申请号PCT/US02/06802；于1997年10月14日提交的美国专利申请号08/949,504，于2002年7月23日提交的美国专利申请号10/200,967；于2000年11月10日提交的美国申请号09/710,217；于2002年4月26日提交的美国专利申请号60/376,238；于2002年12月19日提交的美国专利申请号10/323,390；于2002年10月25日提交的美国专利申请号10/280,892；于2002年12月19日提交的美国专利申请号10/323,390；于2002年12月19日提交的美国专利申请号10/323,513；于2002年12月19日提交的美国专利申请号10/323,389；于2002年12月19日提交的美国专利申请号10/323,388；于2003年1月13日提交的美国专利申请号10/340,942；其所有通过参考整体引入于此。用这些结构，制造顺序用于制作所有器件，包括晶闸管存储器单元的阵列和在公共基底上的支持电气和/或光电子器件。换句话说，n型和p型触点、临界蚀刻等用于同时在公共基底上实现所有这些器件。该器件结构的基本特征包括：1）n型调制掺杂QW界面11和p型调制掺杂QW界面13；2）通过离子注入形成的自对准的n型和p型沟道触点；3）用于n沟道注入极23的与n型离子注入物和n型调制掺杂QW界面11接触的n型金属以及用于底部阴极端子21的与底部n型层17接触的n型金属；4）用于p型沟道注入极25的与p型离子注入物和p型调制掺杂QW界面13接触的p型金属以及用于顶部阳极电极19的与顶部p型层15接触的p型金属；以及5）n型调制掺杂量子阱界面11之上的顶部p型区域中的电流阻断和转向注入物。n型调制掺杂量子阱界面11包括通过至少一个未掺杂间隔层与n型掺杂电荷薄层分离的至少一个量子阱。p型调制掺杂量子阱界面13包括通过至少一个未掺杂间隔层与p型掺杂电荷薄层分离的至少一个量子阱。优选地用III-V族材料的材料系统（诸如，GaAs/AlGaAs）实现有源器件结构。
在一个实施例中，可以响应于经由字线29提供给电阻负载元件27和流过电阻负载元件27的相变材料的电流信号，在高电阻相位和低电阻相位之间改变给定晶闸管存储器单元的电阻负载元件27的相变材料的电阻（或者反之亦然）。相变材料可以是硫属玻璃材料，所述硫属玻璃材料能够通过经由对材料施加电流对材料进行焦耳加热而在高电阻非结晶相位和低电阻结晶相位之间改变相位（以及反之亦然）。该操作允许晶闸管存储器单元以非易失性方式运行。晶闸管存储器单元还可以起不需要定期更新的易失性静态存储器单元的作用，或者起需要定期更新的易失性动态存储器单元的作用，如在下面描述的那样。
晶闸管存储器单元的晶闸管器件当以下时从非导电/断开状态（在该状态中在顶部阳极端子19与底部阴极端子21之间穿过晶闸管器件的电流I基本为零）切换到导电/接通状态（在该状态中电流I基本大于零）：
i）通过施加经由字线29被施加于阳极端子19的合适偏置信号关于阴极端子21对阳极端子19进行正向偏置（例如，正偏置）；以及
ii）通过经由位线对n沟道注入极电极23以及经由字线29对阳极端子19施加合适偏置信号对n沟道注入极电极23与阳极端子19之间的电压电位进行正向偏置，使得n型调制掺杂QW界面11中的电荷水平超过临界开关电荷QCR，该临界开关电荷QCR是将正向击穿电压降低为使得没有断开状态偏置点存在的该电荷。
p沟道注入极端子25与阴极端子21之间的电压电位也可以通过经由擦除线施加于p沟道注入极端子25的合适偏置信号配置成产生大于临界开关电荷QCR的在p型调制掺杂QW界面13中的电荷，该临界开关电荷QCR是将正向击穿电压降低为使得没有断开状态偏置点存在的该电荷。临界开关电荷QCR对于器件的几何形状和掺杂水平是唯一的。
当n型调制掺杂QW界面11中的电荷（或p型调制掺杂QW界面13中的电荷）减少到保持电荷QH之下时，晶闸管存储器单元的晶闸管器件从导电/接通状态切换到非导电/断开状态，该保持电荷QH是将维持保持动作（即，导电/接通状态）的沟道电荷的临界值。晶闸管器件可以通过经由字线29对阳极端子19以及经由位线对n沟道注入极端子23和/或经由擦除线对p沟道注入极端子25施加合适的偏置信号被切换为非导电/断开状态，使得n型调制掺杂QW界面11中的电荷（或p型调制掺杂QW界面13中的电荷）减少到保持电荷QH之下。保持电荷QH对于器件的几何形状和掺杂水平是唯一的。
图2示出了图1的晶闸管存储器单元的晶闸管器件的电流-电压特征。晶闸管器件具有分别用于存储易失性“0”位值和易失性“1”位值的非导电/断开状态和导电/接通状态。在晶闸管器件以这种方式操作的情况下，晶闸管器件具有触发器的功能。因此，晶闸管器件与理想易失性静态RAM（SRAM）单元类似地操作。晶闸管存储器单元具有两个器件（晶闸管器件和电阻负载元件），这少于触发器（通常由6T单元来实现）并且由此提供更小的占用面积和更高的速度。
晶闸管存储器单元的晶闸管器件的导电/接通状态和非导电/断开状态分别存储易失性“1”和“0”位值。在晶闸管器件的导电/接通状态（易失性“1”位值）下，电流流过电阻负载元件27到阳极端子19中并且流过晶闸管器件到底部阴极端子21（其被固定到地或负电位）中。该电流导致n沟道注入极端子23（以及位线）与阴极端子21之间的正电压差。在晶闸管器件的非导电/断开状态（易失性“0”位值）下，电流不流过电阻负载元件27到阳极端子19中和流过该器件，因此提供n沟道注入极端子23（以及位线）与阴极端子21之间的最小电压差。
对于读取操作，将电压脉冲施加于字线29，并且n沟道注入极端子23（以及位线）的电压信号表示晶闸管存储器单元的易失性位值。
对于写入操作，晶闸管存储器单元的晶闸管器件可以通过经由字线29对顶部阳极端子19以及经由位线对n沟道注入极电极23施加合适偏置信号被电气地编程为导电/接通状态（易失性“1”位值），以便产生大于临界开关电荷QCR的在晶闸管器件的n型调制掺杂QW界面11中的电荷。晶闸管存储器单元的晶闸管器件可以通过经由字线29对阳极端子19以及经由位线对n沟道注入极端子23和/或经由擦除线对p沟道注入极端子25施加合适偏置信号被电气地编程为非导电/断开状态（易失性“0”位值），使得n型调制掺杂QW界面11中的电荷（或p型调制掺杂QW界面13中的电荷）减少到保持电荷QH之下。
对于非易失性操作，晶闸管存储器单元的电阻负载元件27可以通过对晶闸管存储器单元的字线29施加合适的偏置信号被编程为高电阻状态（NV“0”位值），以便产生电阻负载元件27的相变材料的熔化，这导致向对应于NV“0”位值的非结晶/高电阻状态的改变。晶闸管存储器单元的电阻负载元件27可以通过对晶闸管存储器单元的字线29施加合适的偏置信号被编程为低电阻状态（NV“1”位值），以便产生电流，所述电流将电阻负载元件27的相变材料再结晶为其对应于NV“1”位值的结晶低电阻状态。
在一个实施例中，根据阵列的晶闸管存储器单元的易失性“0”或“1”位值（断开/接通状态），选择性地将晶闸管存储器单元的电阻负载元件27编程为高电阻状态或低电阻状态。这样的编程操作允许对阵列的晶闸管存储器单元的位值的非易失性存储和备份，其可以针对某些功率模式（即，用于低功率休眠状态，或当突然的功率损耗时）使用。
对晶闸管存储器单元的电阻负载元件27的编程可以通过全局写入“0”操作执行，在该操作中对阵列的字线29施加电压脉冲。这样的电压脉冲的幅值在晶闸管存储器单元的晶闸管器件的“静态开关电压”之上。与该脉冲相结合，晶闸管存储器单元的n沟道注入极（位线）和p沟道注入极（擦除线）在高阻抗状态下浮动。对于处在非导电/断开状态（易失性“0”位值）下的晶闸管存储器单元，该脉冲将产生位移电流，所述位移电流导致晶闸管存储器单元的电阻负载元件27的相变材料通过熔化转换到对应于NV“0”位值的高电阻状态。然而，对于处在导电/接通状态（易失性“1”位值）下的晶闸管存储器单元，该脉冲将不产生必要的位移电流（代替地，其仅产生传导电流改变），并且这样的晶闸管存储器单元的电阻负载元件27的相变材料仍然处在对应于NV“1”位值的低电阻状态下。以这种方式，全局写入“0”操作将处在非导电/断开状态（易失性“0”位值）下的阵列的晶闸管存储器单元的电阻负载元件27的相变材料转换到对应于NV“0”位值的高电阻状态，并且不对处在导电/接通状态（易失性“1”位值）下的阵列的晶闸管存储器单元的电阻负载元件27的相变材料从对应于NV“1”位值的低电阻状态进行转换。
可以从已编程的NV位值恢复晶闸管存储器单元的易失性位值。这样的恢复操作允许将晶闸管存储器单元的易失性位值编程为用于低功率NV备份模式后面的正常操作。这样的恢复操作可以通过全局清除“0”操作来执行，在该操作中对阵列的字线29施加电压脉冲。所述脉冲的幅值在阵列的晶闸管存储器单元的晶闸管器件的“静态开关电压”之上。与该脉冲相结合，n沟道注入极（位线）被偏置，并且晶闸管存储器单元的p沟道注入极（擦除线）在高阻抗状态下浮动。对于具有处在对应于NV“0”位值的高电阻状态下的电阻负载元件27的相变材料的晶闸管存储器单元，该脉冲将产生位移电流，所述位移电流导致电阻负载元件27的相变材料通过再结晶转换为低电阻状态。这样的位移电流被设计为小于导致电阻负载元件27的相变材料通过熔化转换到高电阻状态的位移电流。转换脉冲足够短，使得晶闸管器件的QW界面11、13没有足够的时间来被填充，并且因此这些晶闸管器件不切换为导电/接通状态，即，它们仍在对应于易失性“0”值的非导电/断开状态下。在转换脉冲之后，施加于阵列的字线29的电压电位被降低到特征开关电压之下的电平，以导致已转换的晶闸管存储器单元在非导电/断开状态下操作，并且假设期望的易失性“0”位值。对于具有处在对应于NV“1”位值的低电阻状态下的电阻负载元件27的相变材料的晶闸管存储器单元，转换脉冲将不产生用于对电阻负载元件27的相变材料进行转换的必要位移电流。代替地，转换脉冲产生传导电流，所述传导电流导致存储器单元的晶闸管器件在导电/接通状态下操作并且假设期望的易失性“1”位值，并且当电压电平被降低到保持电压之下的电平时它们仍然是接通的（因为它们的QW界面已被填充，并且该电荷相比于已转换的晶闸管存储器单元不具有足够的时间来耗散）。
图3示出了根据本申请的示例性晶闸管存储器单元集成电路的示意顶视图。存储器单元的阵列在两个维度上被组织为行和列。针对阵列的每个列的n沟道注入极23和p沟道注入极25分别耦接到针对给定列的位线31和擦除线33。针对阵列的每个行的字线29耦接到针对给定行的存储器单元的负载电阻器元件。
在一个实施例中，写入操作涉及全局地（对于阵列的所有晶闸管存储器单元）写入易失性“0”位值，并且然后一次一列地对阵列的合适晶闸管存储器单元写入易失性“1”位值。读取操作可以根据需要在阵列的晶闸管存储器单元上被执行。在写入和读取操作之间的时间期间，可以在给定晶闸管存储器单元的晶闸管器件的阳极端子与阴极端子之间施加正向偏置（例如，正偏置），并且晶闸管器件的锁存行为存储给定晶闸管存储器单元的位值。
晶闸管存储器单元的电阻负载元件27是可以被集成在晶闸管存储器单元的晶闸管器件的顶部阳极19之上的薄膜电阻器。因此，晶闸管存储器单元的占用面积是阵列的交叉点，即，两个最小线特征的相交。这提供高密度。
在一个实施例中，晶闸管存储器单元的电阻负载元件27由如上面所描述的相变材料来实现。这在单一存储器单元内结合两个存储器功能——来自电阻负载元件的一个存储器功能以及来自晶闸管器件的锁存行为的另一个存储器功能。这允许晶闸管存储器单元起着静态存储器单元（SRAM）以及非易失性存储器单元的作用。对于正常的SRAM操作，电阻负载元件27被编程为其低电阻状态，并且晶闸管存储器单元如图2中示出的那样操作。对于非易失性应用，电阻负载元件27可以如上面描述那样被编程为NV“0”或NV“1”位值，并且晶闸管存储器单元如图4中示出的那样操作。
作为静态存储器单元或非易失性存储器单元的晶闸管存储器单元可配置性质具有许多优点，包括：
●使用存储器单元的相同占用面积;
●对于高速功能，可以使用SRAM操作;
●NV备份操作可以针对某些功率模式（即，用于低功率休眠状态或当突然的功率损耗时）使用。
晶闸管存储器单元还可以操作为DRAM单元。这在图5中示出。状态与SRAM相同，但存在称为“存储”状态的附加状态。由此，在写入了易失性“1”或“0”位值之后，并且在不需要读取操作的时间期间（这些表示当写入或读取都不必要时的相当长的时间段），各个晶闸管存储器单元的字线的功率被调低到低电压（例如，近似0.6V），其在图5中被标记为“动态存储状态”。量子阱界面11、14中的电荷不能通过传导而泄漏，因为成分已被大大降低。而且，再结合基本上为零。因此，如果易失性“1”位值被存储器单元存储，即，晶闸管存储器单元的晶闸管器件的量子阱界面11、13被填满电荷，则量子阱界面11、13将长时间保持填满。模拟已示出，当1毫秒后电压被升高回到SRAM易失性“1”位值的电平时，存在晶闸管存储器单元中留下的仍足够电荷用于恢复接通状态。那意味着数据未丢失。如果存储时间超过某个长的时间比如1毫秒，则足够的电荷泄漏掉，使得当增加电压时将获得易失性“0”位值。因此，定期地（例如每毫秒一次）需要更新操作，如图6中所示。得到的优点是超低功率。读取和写入的速度与SRAM相同。清楚地，该DRAM具有显著优点，所述优点为：
●与SRAM操作相同的速度;
●作为SRAM单元或DRAM单元的单元的选择性操作可以通过简单地禁用更新周期和存储电压来控制;
●NV备份操作也可以用在这里;
●极端低功率操作是可能的;
●极端高密度是可能的;
●不需要复杂的感测放大器；晶闸管动作是其自身的感测放大器，并且在各个位线上提供数字输出信号;
●不像在常规DRAM中那样受限于所存储的电荷；晶闸管是可以提供电流而不是电荷——主动读取的有源器件。
在图7中概括了本申请的晶闸管存储器单元的优点。
图8是集成电路900的功能框图，该集成电路900包括由如在本文中描述的晶闸管存储器单元的阵列（或矩阵）903实现的存储器系统901。晶闸管存储器单元可以称为通用存储器单元，因为可以根据需要由阵列903的存储器单元动态支持的许多不同操作模式（类似易失性SRAM的模式、类似易失性DRAM的模式以及非易失性模式）。存储器系统901的操作模式和操作（写入或读取）可以由如所示的在控制总线907上被输入到模式控制电路905的控制数据来动态支配。在一个说明性实施例中，模式控制电路905支持如下的四种不同操作模式：
1）类似SRAM的模式（被称为“SRAM模式”），其支持从阵列903的晶闸管存储器单元读易失性位值和向阵列903的晶闸管存储器单元中写入易失性位值这两者；
2）降低功率的类似DRAM的模式（被称为“DRAM模式”），其与晶闸管存储器单元的定期更新相结合地支持从阵列903的晶闸管存储器单元读取易失性位值和向阵列903的晶闸管存储器单元中写入易失性位值这两者；
3）NV备份模式，其根据由晶闸管存储器单元在SRAM模式或DRAM模式下存储的易失性位值对阵列903的晶闸管存储器单元的负载电阻元件的电阻状态（即，针对NV“0”位值的高电阻状态或者针对NV“1”位值的低电阻状态）进行编程；以及
4）NV恢复模式，其根据由NV备份模式支配的、阵列的晶闸管存储器单元的负载电阻元件的电阻状态，针对类似SRAM的模式或类似DRAM的模式，对阵列的晶闸管存储器单元的状态和对应的易失性位值（即，对应于易失性“1”位值的导电/接通状态或者对应于易失性“0”位值的非导电/断开状态）进行初始化。
阵列903的每个晶闸管存储器单元的电阻负载元件27的相变材料可以初始被配置成处在适于SRAM模式或DRAM模式的操作的低电阻状态下。针对阵列903的每个存储器单元的阴极端子12通过公共阴极线（或者如果需要的话可能为多个阴极线）连接到参考地电位（或负电位）909。
存储器系统901包括直接（或间接）地对接到阵列903的许多支持电路，包括：耦接到地址总线912的行地址解码和字线驱动电路911；耦接到地址总线912的列地址解码和IO门逻辑913；耦接在IO门逻辑913与数据总线918之间的数据输入框915和数据输出框917；耦接在阵列903的位线与IO门逻辑913之间的位线放大器和驱动器919；耦接在数据输入框915与字线驱动器电路911之间的字线写入控制电路921；耦接在IO门逻辑913与阵列903的擦除线之间的擦除线驱动器电路923；耦接到阵列903的位线的位线调节电路925；以及耦接到阵列903的字线的字线参考电压电路927。
行地址解码和字线驱动电路911对如由在地址总线912上输入的行地址信号指定的、阵列903的合适字线进行驱动。字线的信令由如由模式控制电路905根据在控制总线907上输入的控制数据而控制的操作（读取或写入）和操作模式来支配。
对于读取操作，列地址解码和IO门逻辑913选择性地将数据输出框917耦接到针对如由在地址总线912上输入的列地址信号指定的、阵列903的位线的位线放大器电路919。对于写入操作，列地址解码和IO门逻辑913将数据输入框915耦接到针对如由在地址总线912上输入的列地址信号指定的、阵列903的位线的位线驱动器电路919，并且还将数据输入框915耦接到针对如由在地址总线912上输入的列地址信号指定的、阵列903的擦除线的擦除线驱动器电路923。
数据输入框915对在数据总线918上输入的位值进行存储以支持写入操作，其中通过所有在模式控制电路905的控制下操作的行地址解码和字线驱动器电路911、字线写入控制电路921、列地址解码和IO门逻辑913、位线驱动器电路919和擦除线驱动器电路923的操作，将所述位值存储在阵列903的晶闸管存储器单元中。
数据输出框917对输出在数据总线918上的位值进行存储以支持读取操作，其中通过所有在模式控制电路905的控制下操作的行地址解码和字线驱动器电路911、列地址解码和IO门逻辑913和位线放大器电路919的操作，从阵列903的晶闸管存储器单元读取所述位值。
位线放大器和驱动器电路919耦接到阵列903的位线。在读取操作期间，位线放大器电路919经由IO门逻辑913将如由关联的位线所承载的、所选择的晶闸管存储器单元的位值加载到数据输出框917中。在写入操作期间，位线驱动器电路919用合适的信号来驱动位线，所述信号如由经由IO门逻辑913从数据输入框915输出的晶闸管存储器单元的位值所支配的那样控制所选择的晶闸管存储器单元的晶闸管器件的状态（即，针对易失性“1”位值的导电/接通状态或者针对易失性“0”位的非导电/断开状态）。
字线写入控制电路921在写入操作期间操作来控制字线驱动器电路911，以基于如由数据输入框915输出的所选择的晶闸管存储器单元的位值向阵列903的所选择的字线提供合适的信号。
擦除线驱动器电路923在写入操作期间操作来用合适的信号驱动阵列903的擦除线，所述信号如由经由IO门逻辑913从数据输入框915输出的晶闸管存储器单元的位值所支配的那样控制所选择的晶闸管存储器单元的晶闸管器件的状态（即，针对易失性“1”位值的导电/接通状态或者针对易失性“0”位的非导电/断开状态）。
位线调节电路925在读取操作之前将阵列903的位线调节到所需的电压电平。
字线参考电压电路927在模式控制电路905的控制下操作来向阵列903的字线提供可变的参考电压信号（）。使的电平变化以支持不同操作模式，诸如在更新间隔期间针对DRAM模式、针对NV备份模式的全局写入“0”操作、以及针对NV恢复模式的全局清除“0”操作。
SRAM模式
SRAM模式涉及写入操作、读取操作和备用操作（在相继的写入操作和/或读取操作之间）。在SRAM模式下，模式控制电路905将字线参考电压电路927控制，以向阵列903的字线提供参考电压信号（），该参考电压信号优选地是针对包括备用操作、写入操作和读取操作的所有操作的常量值。该常量值可以是如果在导电/接通状态下则将阵列903的晶闸管存储器单元的各个晶闸管器件维持在导电/接通状态下的电压，该电压大于各个晶闸管存储器单元的晶闸管器件的特征保持电压。
在SRAM模式的备用操作期间，如果是在导电/接通状态下，提供给阵列903的单元的字线的参考电压信号（）将阵列903的各个晶闸管存储器单元的晶闸管器件维持在导电/接通状态下，而处在非导电/断开状态下的阵列903的晶闸管存储器单元的晶闸管器件仍然处在非导电断开状态下。
在SRAM模式的写入操作期间，针对存储器字（其可以由阵列903的一行中的一个或多个晶闸管存储器单元存储）的行和列地址和（多个）对应的数据位值分别在地址总线912和数据总线918上被输入。行地址解码器电路911对该行地址进行解码，列地址解码器电路913对该列地址进行解码并且数据输入框915对（多个）对应的数据位值进行存储。模式控制电路905控制字线驱动器电路911，该字线驱动器电路911与由电路911执行的行解码操作以及字线控制电路921的控制操作相结合地操作，以基于如由数据输入框915所输出的所选择的晶闸管存储器单元的位值对阵列903的所选择的字线施加合适的信号。模式控制电路905还控制位线驱动器电路919，该位线驱动器电路919操作来用合适的信号驱动所选择的晶闸管存储器单元的位线，所述信号如由经由IO门逻辑913（根据列地址解码操作）从数据输入框915输出的晶闸管存储器单元的位值所支配的那样控制所选择的晶闸管存储器单元的晶闸管器件的状态（即，针对易失性“1”位值的导电/接通状态或者针对易失性“0”位的非导电/断开状态）。模式控制电路905还控制擦除线驱动器电路923，该擦除线驱动器电路923操作来用合适的信号驱动所选择的晶闸管存储器单元的擦除线，所述信号如由经由IO门逻辑913（根据列地址解码操作）从数据输入框915输出的晶闸管存储器单元的位值所支配的那样控制所选择的晶闸管存储器单元的晶闸管器件的状态（即，针对易失性“1”位值的导电/接通状态或者针对易失性“0”位的非导电/断开状态）。在针对给定晶闸管存储器单元的、由数据输入框915存储的数据位值是易失性“1”位值的情况下，位线驱动器电路919被配置成对给定晶闸管存储器单元的位线施加预定的偏置信号，并且擦除线驱动器电路923被配置成将该给定晶闸管单元的擦除线置于高阻抗状态下。连同由字线驱动器电路911施加于给定晶闸管存储器单元的字线的信号的位线的预定偏置信号被配置成如果晶闸管存储器单元的晶闸管器件还未处在导电/接通状态下，则将其转为导电/接通状态。因此，如果晶闸管存储器单元的晶闸管器件处在非导电断开状态下则其将切换到导电/接通状态下，或者如果晶闸管存储器单元的晶闸管器件已处在导电/接通状态下则其仍然在导电/接通状态下。在一个实施例中，位线的信号向晶闸管存储器单元的晶闸管器件中注入电荷，以将晶闸管器件的开关电压降低到小于晶闸管器件的“静态开关电压”的值，所述“静态开关电压”是其中晶闸管器件的n沟道注入极（位线）和p沟道注入极（擦除线）在高阻抗状态下浮动的开关电压。在针对给定晶闸管存储器单元的、由数据输入框915存储的数据位值是“0”位值的情况下，擦除线驱动器电路923被配置成对该给定晶闸管存储器单元的擦除线施加预定的偏置信号，并且位线驱动器919被配置成将该给定晶闸管单元的位线置于高阻抗状态下。连同由字线驱动器电路施加于给定晶闸管单元的字线的偏置信号的擦除线的预定偏置信号被配置成，如果晶闸管存储器单元的晶闸管器件还未处在非导电/断开状态下则将其转到非导电/断开状态下。因此，如果晶闸管存储器单元的晶闸管器件处在导电/接通状态下则其将切换到非导电/断开状态下，或者如果晶闸管存储器单元的晶闸管器件已处在非导电/断开状态下则其仍然处在非导电/断开状态下。在一个实施例中，擦除线的偏置信号将来自晶闸管存储器单元的晶闸管器件的电荷移除到低于晶闸管存储器单元的晶闸管器件的特征保持电荷QH的值。
在SRAM模式的读取操作期间，将针对存储器字（其可以是阵列的一行中的一个或多个晶闸管存储器单元）的行和列地址在地址总线912上输入。行和列地址用于从阵列903的（多个）对应的晶闸管存储器单元读取存储器字的（多个）数据位，并将（多个）数据位存储在数据输出框917中。模式控制电路905控制位线放大器电路919以感测（监视）阵列903的位线的电流，并且还控制字线驱动器电路，该字线驱动器电路与由电路911执行的行解码操作相结合地操作，以对对应字的字线施加预定的电压脉冲波形。在存储器字的晶闸管存储器单元的给定晶闸管器件处在导电/接通状态（对应于易失性“1”位值）下并且电压脉冲波形经由字线被提供给该给定晶闸管存储器单元的情况下，位线放大器电路919将在该给定晶闸管存储器单元的位线上检测对应的电流脉冲。由电路913执行的列地址解码操作和IO门控操作与针对给定晶闸管存储器单元的位线的位线放大器电路919协作，以将给定晶闸管存储器单元的合适易失性位值（“1”）加载到数据输出框917中。在存储器字的晶闸管存储器单元的给定晶闸管器件处在非导电/断开状态（对应于易失性“0”位值）下并且电压脉冲波形经由字线被提供给该给定晶闸管单元的情况下，针对该晶闸管存储器单元的位线的位线放大器电路919将在该位线上检测到对应电流脉冲的缺失。由电路913执行的列地址解码和IO门控操作与针对给定晶闸管存储器单元的位线的位线放大器电路913协作，以将该给定晶闸管存储器单元的合适非易失性位值（“0”）加载到数据输出框917中。
DRAM模式
DRAM模式涉及与上面针对SRAM模式所描述的那些类似的写入操作、读取操作和备用操作（在相继的写入操作和/或读取操作之间）。然而，模式控制电路905控制字线参考电压电路927，以向阵列903的字线提供参考电压信号（），其中，参考电压信号（）被设置为小于晶闸管存储器单元的各个晶闸管器件的特征保持电压的电压电平（在上面参考图5被称为动态存储状态）。此外，模式控制电路905执行定期更新周期，所述定期更新周期对处在导电/接通状态下的所有晶闸管器件进行更新，使其仍处在导电/接通状态下。这样的更新操作通过将参考电压信号（）的电压电平增加到SRAM模式的电压电平来完成，SRAM模式的电压电平大于各个晶闸管存储器单元的晶闸管器件的特征保持电压。这样的更新操作的示例被示出在图6中。
NV备份模式
NV备份模式可以由模式控制电路905响应于由低功率/功率恢复检测电路931提供的信号而进行配置。低功率/功率恢复检测电路931可以被配置成，响应于由用户输入（用户按压电力接通/断开按钮以便关机或休眠）触发的控制信号、通过由处理器或操作系统触发的低功率系统状态（例如休眠状态）或者通过检测到当供电崩溃迫近时可以发生的、由DC供电电路933和供电源935（诸如电池或主电力）提供的低的DC电力水平，而提供这样的信号。在NV备份模式下，模式控制电路905控制字线参考电压电路927，以执行其中电压脉冲被施加于阵列的字线29的全局写入“0”操作。这样的电压脉冲的幅值在晶闸管存储器单元的晶闸管器件的“静态开关电压”之上。与该脉冲相结合，晶闸管存储器单元的n沟道注入极（位线）和p沟道注入极（擦除线）在高阻抗状态下浮动。对于处在非导电/断开状态（易失性“0”位值）下的晶闸管存储器单元，该脉冲将产生位移电流，该位移电流引起晶闸管存储器单元的电阻负载元件27的相变材料通过熔化转换到对应于NV“0”位值的高电阻状态。然而，对于处在导电/接通状态（易失性“1”位值）下的晶闸管存储器单元，该脉冲将不产生必要的位移电流（替代地，其仅产生传导电流改变），并且这样的晶闸管存储器单元的电阻负载元件27的相变材料仍然处在对应于NV“1”位值的低电阻状态下。以这种方式，全局写入“0”操作将处在非导电/断开状态（易失性“0”位值）下的阵列的晶闸管存储器单元的电阻负载元件27的相变材料转换到对应于NV“0”位值的高电阻状态，并且并不对处在导电/接通状态（易失性“1”位值）下的阵列的晶闸管存储器单元的电阻负载元件27的相变材料从对应于NV“1”位值的低电阻状态进行转换。
NV恢复模式
NV恢复模式可以由模式控制电路905响应于由低功率/功率恢复检测电路931提供的信号而进行配置。低功率/功率恢复检测电路931可以被配置成，响应于由用户输入（用户按压电力接通/断开按钮以便接通或恢复）触发的控制信号、通过由处理器或操作系统触发的电力接通系统状态或通过检测到由DC供电电路933和供电源935提供的DC电力已返回到正常操作水平，而提供这样的信号。在NV恢复模式下，模式控制电路905控制字线参考电压电路927，以执行其中电压脉冲被施加于阵列的字线29的全局清除“0”操作。该脉冲的幅值在阵列的晶闸管存储器单元的晶闸管器件的“静态开关电压”之上。与该脉冲相结合，n沟道注入极（位线）被偏置，并且晶闸管存储器单元的p沟道注入极（擦除线）在高阻抗状态下浮动。对于具有处在对应于NV“0”位值的高电阻状态下的电阻负载元件27的相变材料的晶闸管存储器单元，该脉冲将产生位移电流，该位移电流引起电阻负载元件27的相变材料通过再结晶转换到低电阻状态下。这样的位移电流被设计为小于引起电阻负载元件27的相变材料通过熔化转换到高电阻状态的位移电流。转换脉冲足够短，使得晶闸管器件的QW界面11、13没有足够的时间来被填充，并且因此这些晶闸管器件不切换到导电/接通状态下，即，它们仍然处在对应于易失性“0”值的非导电/断开状态下。在转换脉冲之后，施加于阵列的字线29的电压电位被降低到特征开关电压之下的电平，以引起已转换的晶闸管存储器单元在非导电/断开状态下操作并且假设期望的易失性“0”位值。对于具有处在对应于NV“1”位值的低电阻状态下的电阻负载元件27的相变材料的晶闸管存储器单元，转换脉冲将不产生用于对电阻负载元件27的相变材料进行转换的必要位移电流。替代地，转换脉冲产生传导电流，该传导电流引起存储器单元的晶闸管器件在导电/接通状态下操作并且假设期望的易失性“1”位值，并且当电压电平被降低到低于保持电压的电平时它们仍然是接通的（因为它们的QW界面已被填充，并且该电荷相比于已转换的晶闸管存储器单元没有足够的时间来耗散）。
在本文中已描述和说明出了使用晶闸管存储器单元的阵列的半导体存储器器件，所述晶闸管存储器单元每个包括晶闸管器件和从相变材料实现的电阻负载元件，所述相变材料可被电气地编程为低电阻状态和高电阻状态两者。尽管已描述本发明的特定实施例，但并不旨在将本发明限制于此，因为旨在本发明在范围上如本领域将允许的那样广泛，并且同样地来阅读本说明书。因此，尽管已公开了特定存储器体系结构和系统，但将领会的是，也可以使用其它特定存储器体系结构和系统。另外，尽管已公开了特定信令方案来操作晶闸管存储器单元，但将理解的是，可以使用其它合适的信令方案。此外，尽管已公开了特定外延层结构和材料系统，但将领会的是，也可以使用其它外延层结构和材料系统。因此，本领域的技术人员将领会到，在不脱离如所要求保护的其精神和范围的情况下，可以对所提供的发明做出另外其它的修改。

Claims (19)

1.一种半导体存储器器件，包括：
在基底上形成的存储器单元的阵列，每个给定存储器单元包括电阻负载元件和晶闸管器件，所述电阻负载元件和所述晶闸管器件定义穿过所述给定存储器单元的电阻负载元件和晶闸管器件的可切换电流路径，其中，所述电阻负载元件从相变材料实现，所述相变材料可以通过流过所述给定存储器单元的可切换电流路径的电流选择性地被编程为高电阻状态和低电阻状态中的一个，并且其中，所述给定存储器单元的可切换电流路径的状态表示由所述给定存储器单元存储的易失性位值；
至少一个字线，对应于在所述基底上形成的所述阵列的各个行，其中，给定字线耦接到穿过针对所述阵列的对应行的存储器单元的电阻负载元件和晶闸管器件的可切换电流路径；
多个位线，对应于在所述基底上形成的所述阵列的各个列，其中，给定位线耦接到针对所述阵列的对应列的存储器单元的调制掺杂量子阱界面；以及
第一电路，被配置成对所述阵列的每个字线施加第一电压信号以便生成电流，所述电流根据所述阵列的存储器单元的可切换电流路径的状态将所述阵列的所有存储器单元的电阻负载元件的相变材料编程为高电阻状态和低电阻状态中的一个，以用于对由所述阵列的存储器单元存储的易失性位值进行非易失性备份。
2.根据权利要求1所述的半导体存储器器件，其中：
对于其中给定存储器单元的可切换电流路径处在对应于易失性“0”位值的非导电/断开状态下的所述阵列的存储器单元，第一电信号产生电流，所述电流通过熔化将所述给定存储器单元的电阻负载元件的相变材料转换到对应于非易失性“0”位值的高电阻状态；以及
对于其中给定存储器单元的可切换电流路径处在对应于易失性“1”位值的导电/接通状态下的所述阵列的存储器单元，第一电信号产生电流，所述电流不对所述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在对应于非易失性“1”位值的低电阻状态下。
3.根据权利要求1所述的半导体存储器器件，其中：
第一电信号包括在所述阵列的存储器单元的晶闸管器件的开关电压之上的电压脉冲。
4.根据权利要求1所述的半导体存储器器件，其中：
所述第一电路进一步被配置成，对所述阵列的每个字线施加第二电信号以便生成电流，所述电流根据由所述阵列的存储器单元存储的非易失性位值将所述阵列存储器单元的所有存储器单元的电阻负载元件的相变材料编程为低电阻状态，以及设置所述阵列的所有存储器单元的可切换电流路径的状态，以用于从非易失性备份恢复由所述阵列的存储器单元存储的易失性位值。
5.根据权利要求4所述的半导体存储器器件，其中：
对于其中给定存储器单元的电阻负载元件的相变材料处在对应于非易失性“0”位值的高电阻状态下的所述阵列的存储器单元，所述第二电信号产生电流，所述电流通过再结晶将所述给定存储器单元的电阻负载元件的相变材料转换到低电阻状态，并且将所述给定存储器单元的可切换电流路径的状态设置为对应于易失性“0”位值的非导电/断开状态；以及
对于其中给定存储器单元的电阻负载元件的相变材料处在对应于非易失性“1”位值的低电阻状态下的所述阵列的存储器单元，所述第二电信号产生电流，所述电流不对所述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在低电阻状态下，并且将所述给定存储器单元的可切换电流路径的状态设置为对应于易失性“1”位值的导电/接通状态。
6.根据权利要求4所述的半导体存储器器件，其中：
所述第二电信号包括电压脉冲，所述电压脉冲后面是到所述阵列的存储器单元的晶闸管器件的开关电压以下的电平的电压降低。
7.根据权利要求1所述的半导体存储器器件，其中：
所述阵列的存储器单元的晶闸管器件包括在所述基底上形成的第一类型调制掺杂量子阱界面，并且所述位线耦接到针对所述阵列的对应列的存储器单元的晶闸管器件的第一类型调制掺杂量子阱界面。
8.根据权利要求7所述的半导体存储器器件，其中：
所述阵列的存储器单元的晶闸管器件包括与所述第一类型调制掺杂量子阱界面间隔开的第二类型调制掺杂界面；以及
所述半导体存储器器件进一步包括在所述基底上形成并且对应于所述阵列的各个列的多个擦除线，其中，给定擦除线耦接到针对所述阵列的对应列的存储器单元的晶闸管器件的第二类型调制掺杂量子阱界面。
9.根据权利要求8所述的半导体存储器器件，进一步包括：
地址总线；
数据总线；
控制总线；
可操作地耦接到所述地址总线的行地址解码电路，所述行地址解码电路被配置成选择如由在所述地址总线上输入的行地址支配的字线；
可操作地耦接到所述行地址解码电路的字线驱动器电路，所述字线驱动器电路被配置成对所选择的字线施加信号；
可操作地耦接到所述地址总线的列地址解码电路，所述列地址解码电路被配置成选择如由在所述地址总线上输入的列地址支配的位线；
可操作地耦接到所述列地址解码电路和所述阵列的位线的位线放大器和驱动器电路，所述位线放大器和驱动器电路被配置成对所选择的位线上承载的信号进行施加或处理；
可操作地耦接到所述列地址解码电路和所述阵列的擦除线的擦除线驱动器电路，所述擦除线驱动器电路被配置成施加在所选择的擦除线上承载的信号；
可操作地耦接到所述数据总线的数据输入电路和数据输出电路；
IO门电路，可操作地耦接在位线放大器和驱动器电路与数据输入电路和数据输出电路两者之间，并且还可操作地耦接在擦除线驱动器电路与数据输入电路之间；以及
可操作地耦接到所述控制总线的控制电路，所述控制电路用于根据在所述控制总线上输入的控制数据控制所述第一电路和所述半导体存储器器件的其它部分的操作。
10.根据权利要求1所述的半导体存储器器件，其中：
所述第一电路响应于检测预定的事件或信号的存在的第二电路而操作。
11.根据权利要求10所述的半导体存储器器件，其中：
所述预定的事件或信号由以下中的至少一个来触发：预定的用户输入、处理系统的预定的低功率操作模式以及提供给所述器件的功率的降低。
12.根据权利要求1所述的半导体存储器器件，其中：
所述阵列的存储器单元的晶闸管器件从在所述基底上形成的外延层结构实现，其中，所述外延层结构定义互补n型和p型调制掺杂量子阱界面。
13.根据权利要求12所述的半导体存储器器件，其中：
所述外延层结构包括：N+型掺杂层；形成与所述N+型掺杂层间隔开的p型调制掺杂量子阱界面的第一多个层；形成n型调制掺杂量子阱界面的第二多个层，所述第一多个层与所述第二多个层分离；以及与所述第二多个层间隔开的P+型掺杂层。
14.根据权利要求13所述的半导体存储器器件，其中：
所述p型调制掺杂量子阱界面包括通过至少一个未掺杂间隔层与p型掺杂电荷薄层分离的至少一个量子阱；以及
所述n型调制掺杂量子阱界面包括通过至少一个未掺杂间隔层与n型掺杂电荷薄层分离的至少一个量子阱。
15.根据权利要求13所述的半导体存储器器件，其中：
在所述N+型掺杂层之上形成所述p型调制掺杂量子阱界面。
16.根据权利要求1所述的半导体存储器器件，其中：
所述阵列的存储器单元的电阻负载元件的相变材料包括硫属玻璃材料。
17.根据权利要求1所述的半导体存储器器件，其中：
在低功率动态存储状态之间定期更新由所述阵列的存储器单元的可切换电流路径的状态存储的易失性位值。
18.根据权利要求1所述的半导体存储器器件，其中：
由所述阵列的存储器单元的可切换电流路径的状态存储的易失性位值不需要定期更新。
19.根据权利要求1所述的半导体存储器器件，其中：
所述阵列的存储器单元被进一步配置用于SRAM操作和DRAM操作中的至少一个。
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