CN105573933B - 处理器及存取存储器的方法 - Google Patents

Abstract

本发明涉及处理器及存取存储器的方法。一种处理器包含了多个储存模块以及一仲裁器，其中该多个储存模块分别用以储存多个读取/写入指令，且该多个读取/写入指令系用来要求读取/写入位于该处理器外部的一存储器；以及该仲裁器系耦接于该多个储存模块，且用以接收来自该多个储存模块之该多个读取/写入指令，并安排该多个读取/写入指令传送到一存储器控制器的顺序。

Description

处理器及存取存储器的方法

技术领域

本发明系有关于处理器，尤指一种处理器存取一外部存储器的方法。

背景技术

处理器在执行操作时，内部会有多个电路模块需要自动态随机存取存储器(Dynamic Random-Access Memory，DRAM))中读取数据，或是将数据写入到DRAM中，因此，这些电路模块会分别发送多个读取/写入指令到一DRAM控制器中，以要求进行读取/写入DRAM的操作。

然而，由于处理器在发送这些读取/写入指令到DRAM控制器时，通常并不会对这些读取/写入指令在处理器端做有利于DRAM传输协议之排序(DRAM-aware protocolscheduling)的工作，因此，会造成后端DRAM控制器的负担增加，且在数据的存取上也比较没有效率并增加存取反应时间。

发明内容

因此，本发明的目的之一在于提供一种处理器及其存取存储器的方法，其可以透过仲裁器来安排多个读取/写入指令传送到一存储器控制器的顺序，以解决先前技术的问题。

依据本发明一实施例，一种处理器包含了多个储存模块以及一仲裁器，其中该多个储存模块分别用以储存并同时发送多个读取/写入指令，且该多个读取/写入指令系用来要求读取/写入位于该处理器外部的一存储器；以及该仲裁器系耦接于该多个储存模块，且用以接收来自该多个储存模块之该多个读取/写入指令，并安排该多个读取/写入指令传送到一存储器控制器的顺序。

依据本发明另一实施例，一种存取一存储器的方法，包含有：接收分别来自多个储存模块之多个读取/写入指令，其中该多个读取/写入指令系用来要求读取/写入该一存储器；以及安排该多个读取/写入指令传送到一存储器控制器的顺序。

附图说明

图1为依据本发明一实施例之处理器的示意图。

图2为依据本发明另一实施例之处理器的示意图。

图3为读取/写入指令中有关于存取存储器中的实体地址的示意图。

图4为依据本发明一实施例之仲裁电路的示意图。

图5为依据本发明一实施例之第一级仲裁电路与第二级仲裁电路的操作示意图。

图6为依据本发明一实施例之有关于处理器的硬件设计流程图。

图7为依据本发明另一实施例之有关于处理器的硬件设计流程图。

[图的符号的简单说明]：

100 处理器

102 周边组件

104 存储器控制器

106 存储器

110 仲裁器

120 接口电路

130 L1指令高速缓存

131 储存缓冲器

132 转换后备缓冲器

133 L1数据高速缓存

134 写入缓冲器

135 L2高速缓存

140 区块信息

具体实施方式

在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”系为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此系包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者透过其它装置或连接手段间接地电气连接至该第二装置。

请参考图1，图1为依据本发明一实施例之处理器100的示意图。如图1所示，处理器100包含了多个储存模块、仲裁器110以及(总线)接口电路120，其中该多个储存模块至少包含了L1指令高速缓存130、储存缓冲器131、转换后备缓冲器(Translation LookasideBuffers，TLB)132、L1数据高速缓存133、写入缓冲器134、L2高速缓存135…等等。在本实施例中，处理器100与部分周边组件102可以透过存储器控制器104来对存储器106进行存取(即读取/写入存储器106)，亦即，处理器100与部分周边组件102会传送多个读取/写入指令至存储器控制器104，且存储器控制器104会再根据这些读取/写入指令来读取/写入存储器106，其中周边组件102可以是透过直接存储器存取引擎(Direct Memory Access engine，DMA engine)、快速周边组件互连协议(Peripheral Component Interconnect Express,PCIE)、及/或通用序列总线(Universal Serial Bus，USB)或是其它接口来存取存储器106的任何周边装置。在本实施例中，处理器100可以是中央处理器(Central ProcessingUnit，CPU)或是图形处理器(Graphics Processing Unit，GPU)等相关的处理器。此外，需注意的是，图1所示的处理器100仅绘示出与本发明较相关的部分，本领域具有通常知识者应能了解处理器100中尚具有其它必要的电路模块。

在本实施例中，存储器控制器104为一DRAM控制器或是一同步动态随机存取存储器(Synchronous Dynamic Random-Access Memory，SDRAM)控制器，而存储器106则为一DRAM或是SDRAM。

在图1所示的处理器100中，L1指令高速缓存130、储存缓冲器131、转换后备缓冲器132、L1数据高速缓存133、写入缓冲器134、L2高速缓存135等储存模块均是用来储存读取/写入指令，其中这些读取/写入指令系用来要求读取/写存储器106。仲裁器110接着会接收来自这些储存模块的多个读取/写入指令，并安排这些读取/写入指令传送到存储器控制器104的顺序。进一步来说，仲裁器110会根据已经传送至存储器控制器104之读取/写入指令所读取/写入之存储器106的区块地址(bank address)，例如图1所示的区块信息140，以安排这些读取/写入指令传送到存储器控制器104的顺序，以避免区块冲突(bank conflict)的情形发生。

详细来说，在DRAM的存取上，当连续的两笔存取指令需要存取同一个区块(bank)中的不同数据页(page)时，通常会需要较长的等待时间，亦即在第一笔存取指令的操作完成之后，存储器控制器104会先关闭区块中目前开启的数据页，之后才能开启第二笔存取指令所需要存取的数据页，之后再传送读取/写入指令到存储器106进行存取操作，此外，上述这些开启数据页、关闭数据页、传送读取/写入指令彼此之间需要一定长度的等待时间，而这些等待时间的规定可参考SDRAM相关的规格书JESD79F、JESD79-2C、JESD79-3D等等，在此不予赘述。如上所述，由于当连续的两笔存取指令需要存取同一个区块中的不同数据页时会需要较长的存取时间，因而降低了存储器控制器104的使用效率，因此，在本实施例中，处理器100另具有一先进先出缓存器(First In First Out，FIFO)，用以储存已经传送至存储器控制器104之读取/写入指令所读取/写入之该存储器的区块地址，而仲裁器110会根据该先进先出缓存器所储存的区块地址，优先传送所读取/写入之区块地址与该先进先出缓存器中所储存之区块地址不相同的读取/写入指令至存储器控制器104。举例来说，假设该先进先出缓存器目前储存了存储器106的第一个区块(亦即表示了先前传送至存储器控制器104的存取指令需要存取第一个区块中的数据页)，则仲裁器110会优先传送L1指令高速缓存130、储存缓冲器131、转换后备缓冲器132、L1数据高速缓存133、写入缓冲器134、L2高速缓存135等储存模块中需要存取其它区块的存取指令至存储器控制器104中，如此一来，就可以避免区块冲突的情形发生，以增加存储器控制器104的使用效率。

另外，在本发明的另一实施例中，仲裁器110可以是多级的仲裁器(multi-stagearbiter)，详细架构请参考图2，图2为依据本发明另一实施例之处理器200的示意图。如图2所示，处理器200包含了多个储存模块、仲裁器以及接口电路220，其中该多个储存模块至少包含了L1指令高速缓存230、储存缓冲器231、转换后备缓冲器(TLB)232、L1数据高速缓存233、写入缓冲器234、L2高速缓存235…等等，且仲裁器包含了多个第一级仲裁电路211_1、211_2、211_3、211_4以及一第二级仲裁电路212。在本实施例中，处理器200与部分周边组件202可以透过存储器控制器204来对存储器206进行存取(即读取/写入存储器206)，亦即，处理器200与部分周边组件202会传送多个读取/写入指令至存储器控制器204，且存储器控制器204会再根据这些读取/写入指令来读取/写入存储器206，其中周边组件202可以是透过任意接口来存取存储器206的任何周边装置。在本实施例中，处理器200可以是中央处理器或是图形处理器等相关的处理器。此外，需注意的是，图2所示的处理器200仅绘示出与本发明较相关的部分，本领域具有通常知识者应能了解处理器200中尚具有其它必要的电路模块。

在图2所示的处理器200中，第一级仲裁电路仅会设置在需要储存读取指令的储存模块中，亦即储存缓冲器231与写入缓冲器234本身并没有设置第一级仲裁电路。

在图2所示的处理器200中，L1指令高速缓存230、储存缓冲器231、转换后备缓冲器232、L1数据高速缓存233、写入缓冲器234、L2高速缓存235等储存模块均是用来储存读取/写入指令，其中这些读取/写入指令系用来要求读取/写存储器206。第一级仲裁电路211_1、211_2、211_3、211_4会分别接收来自L1指令高速缓存230、转换后备缓冲器232、L1数据高速缓存233、L2高速缓存235的读取指令，并安排读取指令传送到第二级仲裁电路212的顺序；接着，第二级仲裁电路212会接收来自储存模块或是第一级仲裁电路的多个读取/写入指令，并安排这些读取/写入指令传送到存储器控制器204的顺序。进一步来说，第一级仲裁电路211_1、211_2、211_3、211_4会根据已经传送至第二级仲裁电路212之读取指令所读取之存储器206的区块地址，例如图2所示的区块信息240，以安排这些读取/写入指令传送到第二级仲裁电路212的顺序；且第二级仲裁电路212也会根据已经传送至存储器控制器204之读取/写入指令所读取/写入之存储器206的区块地址，例如图2所示的区块信息240，以安排这些读取/写入指令传送到存储器控制器204的顺序，以避免区块冲突的情形发生。

请参考图3，图3为读取/写入指令中有关于存取存储器206中的实体地址(physical address)的示意图，如图3所示，实体地址包含了列地址(row address)信息(或称数据页序号(page number))、区块地址、以及行地址(column address)(或称数据页偏移量(page offset))，其中列地址、区块地址及行地址在读取/写入指令中的地址字段以及位数会根据不同设计/规格的存储器控制器204而有所不同，举例来说，区块地址的大小可以是2～4位，行地址的大小可以是11～14位，而列地址的大小可以是32位减去区块地址和行地址的总和，因此其相映对的地址字段也会不同。此外，从第一级仲裁电路211_1、211_2、211_3、211_4所传送到第二级仲裁电路212的读取指令，以及从第二级仲裁电路212所传送到存储器控制器204的读取/写入指令，其区块地址都会被撷取出来，以作为图2所示的区块信息350，以供第一级仲裁电路211_1、211_2、211_3、211_4与第二级仲裁电路212安排指令传送顺序之用。

请参考图4，图4为依据本发明一实施例之仲裁电路400的示意图，其中仲裁电路400可以是图2所示之第一级仲裁电路211_1、211_2、211_3、211_4与第二级仲裁电路212中任一。详细来说，假设仲裁电路400为第一级仲裁电路211_1，则图示的“未处理的读取/写入指令”即为L1指令缓冲130中所储存的读取指令，而先进先出缓冲器410所储存的则是第一级仲裁电路211_1已经传送到第二级仲裁电路212的读取指令中所欲读取的区块地址。在仲裁电路400的操作上，首先，区块地址比较器420会对“未处理的读取/写入指令”中所要读取的区块地址以及先进先出缓冲器410中所储存的区块地址进行比较，以优先选择所读取之区块地址与先进先出缓存器410中所储存之区块地址不相同的读取指令，而仲裁电路400之后便根据区块地址比较器420所提供的区块优先信息来安排L1指令缓冲230所储存的读取指令传送到第二级仲裁电路212的顺序，其中仲裁电路400会尽可能的错开相同区块的读取，亦即尽可能避免连续传送需要读取相同区块的读取指令到第二级仲裁电路212中。

同样的，假设仲裁电路400为第二级仲裁电路212，则图标的“未处理的读取/写入指令”即为来自多个储存模块或是第一级仲裁电路的读取/写入指令，而先进先出缓冲器410所储存的则是第二级仲裁电路212已经传送到存储器控制器204的读取/写入指令中所欲读取的区块地址。在仲裁电路400的操作上，首先，区块地址比较器420会对“未处理的读取/写入指令”中所要读取的区块地址以及先进先出缓冲器410中所储存的区块地址进行比较，以优先选择所读取之区块地址与先进先出缓存器410中所储存之区块地址不相同的读取指令，而仲裁电路400之后便根据区块地址比较器420所提供的区块优先信息来安排来自多个储存模块所储存的读取/写入指令传送到存储器控制器204的顺序，其中仲裁电路400会尽可能的错开相同区块的读取，亦即尽可能避免连续传送需要读取/写入相同区块的读取指令到存储器控制器204中。

请参考图5，图5为依据本发明一实施例之第一级仲裁电路与第二级仲裁电路的操作示意图，其中图5中的三位信息，例如“010”、“001”、“000”…等所代表的都是每一个读取指令中所要读取的区块地址；第一先进先出缓存器510用来储存已经从第一级仲裁电路211_1传送到第二级仲裁电路212之读取指令中的区块地址，而第二先进先出缓存器520用来储存已经从第二级仲裁电路212传送到存储器控制器204之读取指令中的区块地址，此外，需注意的是，在本实施例中，第一先进先出缓存器510的深度为2，且第二先进先出缓存器520的深度为3，但这仅是范例说明，而非是本发明的限制。如图5所示，首先，假设第一级仲裁电路211_1先传送包含读取区块“010”的读取指令到第二级仲裁电路212中，则由于第一先进先出缓存器510已经储存了区块地址“010”的信息，因此，第一级仲裁电路211_1接着会优先传送包含读取区块“001”的读取指令到第二级仲裁电路212，最后才会再传送最后一笔包含读取区块“010”的读取指令到第二级仲裁电路212。

接着，就第二级仲裁电路212来看，由于来自第一级仲裁电路211_1之包含读取区块“010”的读取指令先到达第二级仲裁电路212，因此，第二级仲裁电路212会先传送来自第一级仲裁电路211_1之包含读取区块“010”的读取指令到存储器控制器204；接着，在接下来的时间点，有三个读取指令同时进入到第二级仲裁电路中，其要读取的区块地址分别是“001”、“011”、“010”，而由于第二先进先出缓存器520目前已储存了区块地址“010”，因此，第二级仲裁电路212会优先将包含读取区块“011”、“001”的读取指令到存储器控制器204，之后再传送包含读取区块“010”的读取指令到存储器控制器204；接下来，在下一个时间点，有三个读取指令同时进入到第二级仲裁电路中，其要读取的区块地址分别是“010”、“111”、“000”，相同地，第二级仲裁电路212会优先将包含读取区块“111”、“000”的读取指令到存储器控制器204，之后再传送包含读取区块“010”的读取指令到存储器控制器204。

如图5所示，在本发明实施例之仲裁电路的操作下，包含读取区块“010”的读取指令会被错开，因此可以避免区块冲突的情形发生，以提升存储器控制器204对于存储器206的存取效率。

此外，在上述的实施例中，仲裁器110、第一级仲裁电路211_1、211_2、211_3、211_4与第二级仲裁电路212都是用来将需要读取/写入相同区块的读取/写入指令错开传送，以避免区块冲突的情形发生。然而，在本发明的一其它实施例中，针对某些特别情况，例如知道大部分的读取指令都会读取同一个区块的同一个数据页的时候，仲裁器110、第一级仲裁电路211_1、211_2、211_3、211_4或是第二级仲裁电路212可以将需要读取/写入相同区块的读取/写入指令尽可能的连续传送，以增加读取效率。

请参考图6，图6为依据本发明一实施例之有关于处理器100/200的硬件设计流程图。参考图6，首先，在步骤600，需要先提供存储器控制器104/204及其区块地址的相关信息，亦即主要需要提供在图3所示的实体地址信息中，区块地址是在于哪几个位。接着，在步骤602，进行多级仲裁电路组态操作。最后，在步骤604，进行硬件描述语言(HardwareDescription Language，HDL)设计。

请参考图7，图7为依据本发明另一实施例之有关于处理器100/200的硬件设计流程图。参考图7，首先，在步骤700，需要先提供存储器控制器104/204及其区块地址的相关信息，亦即主要需要提供在图3所示的实体地址信息中，区块地址是在于哪几个位。接着，在步骤702，进行伴随着可组态化(configurable)仲裁电路的硬件描述语言设计。在图7的设计流程中，可以根据所搭配的存储器控制器104/204种类的不同，调整所要撷取的区块地址，因此所设计的处理器100/200可以搭配于不同种类的存储器控制器104/204。

简要归纳本发明，在本发明的处理器及其存取存储器的方法，可以透过仲裁电路来重新安排多个读取/写入指令传送到一存储器控制器的顺序，尤其可以将需要读取/写入相同区块的读取/写入指令错开传送，以避免区块冲突的情形发生，以提升存储器控制器对于存储器的存取效率。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

符号说明

100、200 处理器

102、202 周边组件

104、204 存储器控制器

106、206 存储器

110 仲裁器

120、220 接口电路

130、230 L1指令高速缓存

131、231 储存缓冲器

132、232 转换后备缓冲器

133、233 L1数据高速缓存

134、234 写入缓冲器

135、235 L2高速缓存

140、240 区块信息

211_1、211_2、211_3、211_4 第一级仲裁电路

212 第二级仲裁电路

400 仲裁电路

410 先进先出缓冲器

420 区块地址比较器

510 第一先进先出缓冲器

520 第二先进先出缓冲器

600、602、604、700、702 步骤

Claims (10)

1.一种处理器，包含有：

多个储存模块，分别用以储存多个读取/写入指令，其中该多个读取/写入指令用来要求读取/写入位于该处理器外部的一存储器；以及

一仲裁器，耦接于该多个储存模块，用以接收来自该多个储存模块的该多个读取/写入指令，并安排该多个读取/写入指令传送到一存储器控制器的顺序，其中该仲裁器包含了至少一第一级仲裁电路以及一第二级仲裁电路，其中该第一级仲裁电路用以接收该多个储存模块中一特定储存模块的读取/写入指令，并安排来自该特定储存模块的读取/写入指令传送到该第二级仲裁电路的顺序；以及该第二级仲裁电路接收来自该多个储存模块的该多个读取/写入指令，并安排该多个读取/写入指令传送到该存储器控制器的顺序；

一第一先进先出缓存器，用以储存已经从该特定储存模块传送至该第二级仲裁电路的读取/写入指令所读取/写入的该存储器的区块地址；以及

一第二先进先出缓存器，用以储存已经传送至该存储器控制器的读取/写入指令所读取/写入的该存储器的区块地址；

其中该第一级仲裁电路根据该第一先进先出缓存器所储存的区块地址，优先传送所读取/写入的区块地址与该第一先进先出缓存器中所储存的区块地址不相同的读取/写入指令至该第二级仲裁电路；以及该第二级仲裁电路根据该第二先进先出缓存器所储存的区块地址，优先传送所读取/写入的区块地址与该第一先进先出缓存器中所储存的区块地址不相同的读取/写入指令至该存储器控制器。

2.根据权利要求1所述的处理器，其中该仲裁器根据已经传送至该存储器控制器之读取/写入指令，以安排该多个读取/写入指令传送到该存储器控制器的顺序。

3.根据权利要求2所述的处理器，其中该仲裁器根据已经传送至该存储器控制器之读取/写入指令所读取/写入之该存储器的区块地址，以安排该多个读取/写入指令传送到该存储器控制器的顺序。

4.根据权利要求1所述的处理器，其中该特定储存模块仅用来储存读取指令。

5.根据权利要求1所述的处理器，其中该多个储存模块包含L1指令高速缓存、L1数据高速缓存、L2高速缓存、写入缓冲器、转换后备缓冲器中至少其二。

6.一种存取一存储器的方法，包含有：

接收分别来自多个储存模块的多个读取/写入指令，其中该多个读取/写入指令用来要求读取/写入该存储器；以及

安排该多个读取/写入指令传送到一存储器控制器的顺序；

其中安排该多个读取/写入指令传送到该存储器控制器的顺序的步骤由位于一处理器中的一仲裁器来执行，该仲裁器包含了至少一第一级仲裁电路以及一第二级仲裁电路，且安排该多个读取/写入指令传送到该存储器控制器的顺序的步骤包含有：

使用该第一级仲裁电路以接收该多个储存模块中一特定储存模块的读取/写入指令，并安排来自该特定储存模块的读取/写入指令传送到该第二级仲裁电路的顺序；以及

使用该第二级仲裁电路来接收来自该多个储存模块的该多个读取/写入指令，并安排该多个读取/写入指令传送到该存储器控制器的顺序；

其中，所述方法还包括：

提供一第一先进先出缓存器，以储存已经从该特定储存模块传送至该第二级仲裁电路的读取/写入指令所读取/写入的该存储器的区块地址；以及

提供一第二先进先出缓存器，以储存已经传送至该存储器控制器的读取/写入指令所读取/写入的该存储器的区块地址；以及

安排该多个读取/写入指令传送到该存储器控制器的顺序的步骤包含有：

根据该第一先进先出缓存器所储存的区块地址，优先传送所读取/写入的区块地址与该第一先进先出缓存器中所储存的区块地址不相同的读取/写入指令至该第二级仲裁电路；以及

根据该第二先进先出缓存器所储存的区块地址，优先传送所读取/写入的区块地址与该第一先进先出缓存器中所储存的区块地址不相同的读取/写入指令至该存储器控制器。

7.根据权利要求6所述的方法，其中安排该多个读取/写入指令传送到该存储器控制器的顺序的步骤包含有：

根据已经传送至该存储器控制器之读取/写入指令，以安排该多个读取/写入指令传送到该存储器控制器的顺序。

8.根据权利要求7所述的方法，其中安排该多个读取/写入指令传送到该存储器控制器的顺序的步骤包含有：

根据已经传送至该存储器控制器之读取/写入指令所读取/写入之该存储器的区块地址，以安排该多个读取/写入指令传送到该存储器控制器的顺序。

9.根据权利要求6所述的方法，其中，该特定储存模块仅用来储存读取指令。

10.根据权利要求6所述的方法，其中该多个储存模块包含L1指令高速缓存、L1数据高速缓存、L2高速缓存、写入缓冲器、转换后备缓冲器中至少其二。