JP6249117B1 - 情報処理装置 - Google Patents

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Abstract

【課題】複数のアクセス空間を効率よく保障する情報処理装置を提供する。【解決手段】外部からデータを受信する受信部１１０と、当該受信部からデータが書き込まれる第１メモリ空間１３０と、同期するためのフラグが書き込まれる第２メモリ空間１４０と、演算部１２０と、を備える。演算部は、受信部に対して第１メモリ空間と第２メモリ空間との同期化を指示する同期制御部１２１を備える。さらに、受信部は、第１メモリ空間と第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部１１１と、第１メモリ空間からデータの書き込みが保障されたことを表す応答と、第２メモリ空間からフラグの書き込みが保障されたことを表す応答と、を受信して、第１メモリ空間と第２メモリ空間とのそれぞれの書き込みが保障された場合に同期化完了を演算部に対して応答する同期化命令受信部１１２と、を備える。【選択図】図１１

Description

本発明は、情報処理装置にかかり、特に、複数のアクセス空間のコンシステンシを保障する情報処理装置に関する。
メモリ空間とコミュニケーションレジスタ空間といった複数のアクセス空間を有する並列計算機システムやネットワーク機器において、複数のアクセス空間を保障する方法が検討されている。メモリ空間とコミュニケーションレジスタ空間を合わせてコンシステンシを保証する方法のひとつに、同期化時に先行ライトの完了を待ってから書き込む方法がある。
図１では、データ本体をメモリ領域に書き、フラグをコミュニケーションレジスタに書く例を示している。例えば、コミュニケーションレジスタにアクセスするアドレスの特定のビットを同期化用の識別フラグと定義しておき、そのフラグがアサートされたときには、先行のライト完了を待つこととする。この場合、時間０で発行した先行のメモリ領域へのライト完了（NonPostedWriteでリプライを待つ）を待ってから、コミュニケーションレジスタ向けのフラグのライトを時間３にて実施する。
上述した方法は、フラグが最後に書かれるため（フラグのグローバルビジビリティが必ず最後となる）、プロセッサコア側でフラグが見えた時には先行ライトの完了が保証されており、コンシステンシの保証方法としては容易である。なお、反対に、メモリがフラグの場合も特定のアドレスビットをアサートすることで同期化しても良いし、TLB（Translation Lookaside Buffer）のようなアドレス変換機構に、同期化用のフラグを持っても良い。
また、メモリ空間とコミュニケーションレジスタ空間を合わせてコンシステンシを保証する別の方法として、受信側から同期を採る方式がある。例えば、図２では、データ本体をメモリ領域に書き、フラグをコミュニケーションレジスタに書く例を示している。図２では、異なる空間のそれぞれに対して、同期化命令を発行している。すなわち、メモリ空間の同期化には、メモリ用のFENCE命令（MFEN）を発行し、コミュニケーションレジスタ空間の同期化には、コミュニケーションレジスタ用のFENCE命令（CFEN）を発行している。この場合、２つの同期化命令を発行する必要がある。
特開２０１０−４４５９９号公報
しかしながら、上述した同期化時に先行ライトの完了を待ってから書き込む方法では、実装が簡単であるが、先行ライトの完了を待つため、内部バスに空きがでてしまい効率的ではない、という問題がある。
また、受信側から同期を採る方式では、それぞれの空間毎に同期とっているため、ユーザ見えが悪く、手間がかかる、という問題が生じる。
なお、関連する技術として、特許文献１には、メモリに格納されるデータのグローバルビジビリティを保障する技術が開示されている。しかしながら、上述した複数のアクセス空間を効率的に保障する方法とはなっていない。
このため、本発明の目的は、複数のアクセス空間を効率よく保障することができない、という問題を解決することにある。
本発明の一形態である情報処理装置は、
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
という構成をとる。
また、本発明の一形態であるプロセッサは、
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
という構成をとる。
また、本発明の一形態である同期方法は、
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備えた情報処理装置による同期方法であって、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示し、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行し、
前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する、
という構成をとる。
本発明は、以上のように構成されることにより、複数のアクセス空間を効率よく保障することができる。
本発明に関連する複数のアクセス空間を保障する方法の一例を示す図である。 本発明に関連する複数のアクセス空間を保障する方法の一例を示す図である。 本発明の実施形態１における情報処理装置の構成を示すブロック図である。 図３に開示したプロセッサの構成を示す図である。 図３に開示した情報処理装置の動作を示すフローチャートである。 図３に開示した情報処理装置による複数のアクセス空間を保障する方法の動作例を示す図である。 図３に開示した情報処理装置による複数のアクセス空間を保障する方法の動作例を示す図である。 図３に開示した情報処理装置による複数のアクセス空間を保障する方法の動作例を示す図である。 図３に開示した情報処理装置による複数のアクセス空間を保障する方法の動作例を示す図である。 本発明における情報処理装置のメモリ空間について説明する図である。 本発明の実施形態２における情報処理装置の構成を示すブロック図である。
＜実施形態１＞
本発明の第１の実施形態を、図３乃至図１０を参照して説明する。図３乃至図４は、情報処理装置の構成を説明するための図である。図５乃至図１０は、情報処理装置における動作を説明するための図である。
図３に、本実施形態における情報処理装置の全体構成を示す。情報処理装置は、PCI（Peripheral Component Interconnect）バス１と、当該PCIバス１に接続されたPCIカード上に搭載されたプロセッサ２と、当該PCIカード上に搭載されプロセッサ２に接続されたメモリ（MEM）３１〜３４と、を備えている。PCIバス１は、例えば、標準規格のPCI Expressであり、メモリも標準規格のメモリである。
上記プロセッサ２の中には、PCI受信部２１、コミュニケーションレジスタ（CR）２２１〜２２４、ラストレベルキャッシュ（LLC）２３１〜２３４、プロセッサコア（CORE）２４１〜２４４が入るものとする。ここでは、一例として、４つのプロセッサコアからなる４コア構成、インタリーブされた４つのラストレベルキャッシュ構成、また、同じく、インタリーブされた４つのコミュニケーションレジスタ構成を例として記載している。ただし、本発明は、上述した構成であることに限定されない。例えば、プロセッサコア、ラストレベルキャッシュ、コミュニケーションレジスタの数は、１つであってもよく、４つ以外の数であってもよい。
ここで、本実施形態では、後述するように、外部からデータを受信したPCI受信部２１が、ラストレベルキャッシュ（LLC）２３１〜２３４によるメモリ空間（第１メモリ空間）つまり当該ラストレベルキャッシュ（LLC）２３１〜２３４を介してメモリ（MEM）３１〜３４にデータを書き込み、当該データの書き込みを同期するためのフラグをコミュニケーションレジスタ（CR）２２１〜２２４によるコミュニケーションレジスタ空間（第２メモリ空間）に書き込むこととする。
但し、本発明では、図１０に示すように、コミュニケーションレジスタ（CR）２２１〜２２４（第１メモリ空間）にデータを書き込んでもよく、ラストレベルキャッシュ２３１〜２３４（第２メモリ空間）にフラグを書き込んでもよい。また、ラストレベルキャッシュ２３１〜２３４（第１メモリ空間及び第２メモリ空間）にデータ及びフラグを書き込んでもよく、コミュニケーションレジスタ（CR）２２１〜２２４（第１メモリ空間及び第２メモリ空間）にデータ及びフラグを書き込んでもよい。
図４に、図３に開示したプロセッサ２内部の構成の詳細を示し、以下に詳述する。プロセッサコア（CORE）２４１〜２４４は、通常の中央演算処理装置（演算部）である。本実施形態では、プロセッサ２中に４つのコアを内蔵しており、後述するように、メモリに書き込まれたデータに対する処理を行う。
プロセッサコア（CORE）２４１〜２４４内には、特殊FENCE制御部２４１１〜２４４１（同期制御部）を備える。特殊FENCE制御部２４１１〜２４４１は、本発明の動作のきっかけとなる特殊FENCE命令を発行する機能を有する。具体的に、特殊FENCE制御部２４１１〜２４４１は、プロセッサコア２４１〜２４４は、後述するように、コミュニケーションレジスタ（CR）２２１〜２２４に書き込まれるフラグをルックインし、フラグの変化をトリガに、両空間の同期化を指示する特殊FENCE命令をPCI受信部２１に発行する。また、特殊FENCE制御部２４１１〜２４４１は、特殊FENCE命令のリプライとして、PCI受信部２１から同期化完了の応答を受信する機能を有する。特殊FENCE制御部２４１１〜２４４１は、特殊FENCE命令を発行するとそのリプライを受信するまでは、後続の命令を実行させないようにする。もしくは、ここに別途命令を止める通常のFENCE命令を置いてもよい。
ラストレベルキャッシュ（LLC）２３１〜２３４は、いわゆる一般的なキャッシュ機構であり、当該ラストレベルキャッシュ（LLC）２３１〜２３４を介してメモリ（MEM）３１〜３４にデータを書き込む構成となっている。ここで、ラストレベルキャッシュ（LLC）２３１〜２３４は、通信経路も持つものとする。図４の例では、PCI受信部２１からみるとラストレベルキャッシュ２３１〜２３４は２本のパスを持ち、具体的には、ラストレベルキャッシュ２３１，２３２のパスとラストレベルキャッシュ２３３，２３４のパスがある。各プロセッサコア（CORE）２４１〜２４４からはプロセッサコア間の通信パスを経由して、いずれのラストレベルキャッシュ（LLC）２３１〜２３４へのアクセスが可能である。また、ラストレベルキャッシュ（LLC）２３１〜２３４は、コミュニケーションレジスタ（CR）２２１〜２２４とのパスも有し、プロセッサコア（CORE）２４１〜２４４からコミュニケーションレジスタ（CR）２２１〜２２４へのアクセスも実現する。
ラストレベルキャッシュ（LLC）２３１〜２３４は、特殊FENCE転送部２３１１〜２３４１を持ち、プロセッサコア（CORE）２４１〜２４４から発行された特殊FENCE命令をPCI受信部２１に転送する。また、特殊FENCE転送部２３１１〜２３４１は、処理の完了した特殊FENCE命令のリプライを特殊FENCE命令の発行元であるプロセッサコア（CORE）２４１〜２４４に転送する機能も有する。
さらに、ラストレベルキャッシュ（LLC）２３１〜２３４は、同期成立判定部２３１２〜２３４２を有する。同期成立判定部２３１２〜２３４２では、後述するようにPCI受信部２１から発行される同期化命令を受信すると、各ラストレベルキャッシュ（LLC）２３１〜２３４が保有するライトデータのメモリ（MEM）３１〜３４への書き込み、つまり、グローバルビジビリティが確定した時点で同期化命令リプライを返却する機能を有する。グローバルビジビリティが確定していれば、プロセッサコアから見た場合、先行するライト命令の可視化が保証されたことになる。つまり、各ラストレベルキャッシュ（LLC）２３１〜２３４は、ライトデータの書き込みが保障されたことを表す応答をPCI受信部２１に送信する。
コミュニケーションレジスタ（CR）２２１〜２２４は、上記ラストレベルキャッシュ２３１〜２３４つまりメモリ（MEM）３１〜３４よりも高速にアクセスできる通信用のレジスタ群である。メモリと同様にリード、および、ライトができるが、レジスタであるためメモリ（MEM）３１〜３４よりも高速にアクセス可能である。ただし、メモリ（MEM）３１〜３４とは違う空間であるため、メモリ（MEM）３１〜３４とコミュニケーションレジスタ（CR）２２１〜２２４の両方を使って通信制御を成り立たせるには、両空間を合わせてのコンシステンシ制御が必要であり、それを本発明では容易に実現している。なお、コミュニケーションレジスタ（CR）２２１〜２２４もPCI受信部２１との通信経路をもつ。図４の例では、PCI受信部２１からみて、コミュニケーションレジスタ（CR）２２１，２２２のパスとコミュニケーションレジスタ（CR）２２３，２２４のパスがある。
PCI受信部２１は、PCIデバイス外からのリクエスト（リード又はライト）を受け付ける。PCI受信部２１は、一般的な受信部の機能に加え、本実施形態では、同期化命令発行部２１１と同期化命令受信部２１２を備える。
同期化命令発行部２１１は、プロセッサコア２４１〜２４４から発信される特殊FENCE命令をきっかけに、メモリ空間とコミュニケーション空間のそれぞれに対して、先行命令の完了の確認を行う。この確認のために、同期化命令発行部２１１は、メモリ空間（ラストレベルキャッシュ（LLC）２３１〜２３４）に対して２つのパスのそれぞれに同期化命令を発行する。コミュニケーションレジスタ空間（コミュニケーションレジスタ（CR）２２１〜２２４）に対しては、同期化命令として、いずれか一方のパスにリード命令を発行する。このように、同期化命令発行部２１１は、メモリ空間とコミュニケーションレジスタ空間との構成の違いに応じて、それぞれ内容の異なる同期化命令を行る。
また、同期化命令受信部２１２は、メモリ空間とコミュニケーションレジスタ空間のそれぞれにおいて、同期化完了の確認が取れると、特殊FENCE命令を発行したプロセッサコアに対して、特殊FENCE命令リプライを返却する。この同期化成立は、次のように判定する。
まず、メモリ空間に対しては、２つの空間に同期化命令を発行するが、各ラストレベルキャッシュ（LLC）２３１〜２３４から同期化命令リプライが返却される。図４の例では、ラストレベルキャッシュ（LLC）が４つであるため、メモリ空間から４つの同期化命令リプライが返却される。これが成立すると、ラストレベルキャッシュ（LLC）が保持しているすべてのライト命令も含めてグローバルビジビリティを確保できたことになるため、メモリ空間に対しての順序保障は成立したことになる。
他方、コミュニケーションレジスタ空間に対しては、同期化命令として、単純にダミーのリード命令を発行する。コミュニケーションレジスタ（CR）では、ラストレベルキャッシュ（LLC）のようにライト命令を保持することがないため、後続のダミーリード命令がリプライされれば、先行のライト命令の完了が保証されていることになり、その時点でコミュニケーションレジスタ空間に対する順序保障が成立するからである。ただし、前提として、すべてのコミュニケーションレジスタに対する書き込みタイミングより、ダミーリードのリプライ返却の時間の方がかかることを保証している。つまり、コミュニケーションレジスタの実装位置により書き込みタイミングは異なるが、書き込みは片道で、読み出しは往復であるため、通常は、先行のライトの完了と、構造のリードのリプライ完了では、リードリプライ完了の方が遅くなることが多い、という構造上の特徴を利用している。
そして、同期化命令受信部２１２は、２つの異種の空間からのリプライを合わせて同期化完了を判定する。具体的には、メモリ空間については、同期化命令リプライの数をカウントして、全てのラストレベルキャッシュ（LLC）からリプライを受信したことによって書き込みが保障され、同期化成立と判定する。コミュニケーションレジスタ空間については、ダミーのリードリプライを監視し、リプライを受信したことによって書き込みが保障され、同期化成立と判定する。そして、同期化命令受信部２１２は、両空間の同期化が成立したことで、同期化完了と判定して、ラストレベルキャッシュ（LLC）２３１〜２３４を介して、特殊FENCE命令のリプライをプロセッサコア（CORE）２４１〜２４４に送信する。
［動作］
次に、上述した構成の情報処理装置の処理動作を、図５乃至図１０を参照して説明する。図５は、処理動作を示すフローチャートであり、図６は、各構成の状態を示す図である。図７乃至図９は、プロセッサ内の情報の流れを示す図である。図１０は、データとフラグの格納例を示す図である。
（ステップＳ０：同期化要求）
PCI外部からのデータ転送があり、同期化するケースを例に挙げて説明する。図１０を参照して上述したように、データ本体とフラグの書き込み先の組み合わせは全ケース可能であるが、ここでは、説明のため、データ本体をメモリ空間に書き込み、その同期のためのフラグをコミュニケーションレジスタ空間に書き込むケースを考慮する。
（ステップＳ１：PCI外から通信データを書込み）
PCI外からデータ本体が書き込まれる（図６のTime 0、図７の矢印Ｙ１）。ここでは、データ本体の書き込みはメモリ空間を想定しているため、PCI受信部２１からラストレベルキャッシュ（LLC）２３１〜２３４方向にライト命令が発行される。この時点では、ライトデータはラストレベルキャッシュ（LLC）２３１〜２３４にあり、書き込みは確定しておらず、グローバルビジビリティは保証されていない。
（ステップＳ２：PCI外からフラグを書込み）
PCI外からフラグが書き込まれる（図６のTime 0、図７の矢印Ｙ２）。ここでは、フラグの書き込みはコミュニケーションレジスタ空間を想定しており、PCI受信部２１からコミュニケーションレジスタ（CR）方向にライト命令が発行される。いずれのパスで書きこまれるかはアドレス次第であるが、プロセッサコア（CORE）２４１〜２４４は当該アドレスをルックインし、フラグの変化を監視する。
（ステップＳ３：特殊FENCE命令発行）
プロセッサコア（CORE）２４１〜２４４は、フラグの書きこまれるアドレスをルックインする（図６のTime 1、図７の矢印Ｙ３，Ｙ４）。本例の場合は、コミュニケーションレジスタをルックインする。ルックインしている領域でフラグが変化されると、PCI外部からフラグの書き込みは完了したといえるが、このときは、まだプロセッサ２内部での書き込みは完了したとはいえないため、プロセッサ内部の同期化のために特殊FENCE命令を発行する。特殊FENCE命令は、いずれかのパスでPCI受信部２１に到達すればよいので、最短のパスで通るようラストレベルキャッシュ（LLC）２３１〜２３４に送られる。
（ステップＳ４：特殊FENCE命令転送）
ラストレベルキャッシュ（LLC）231〜234は、特殊FENCE命令を受信すると特殊FENCE転送部２３１１〜２３４１によりPCI受信部２１方向に当該命令と転送する（図７の矢印Ｙ４）。ラストレベルキャッシュ（LLC）２３１〜２３４を複数跨ぐ場合には転送を繰り返す。
（ステップＳ５：PCI受信部にて受信）
PCI受信部２１が特殊FENCE命令を受信すると、同期化命令発行部２１１に、空間の同期化を指示する。
（ステップＳ６：異空間に同期命令を発行）
同期化の指示を受けた同期化命令発行部２１１は、メモリ空間とコミュニケーションレジスタ空間の双方に同期化要求を行う（図６のTime 2）。メモリ空間に対しては、２つのパスのそれぞれに同期化命令を発行する（図８の矢印Ｙ５−１，Ｙ５−２）。つまり、４つの全インタリーブ空間であるラストレベルキャッシュに同期化命令を発行する。一方、コミュニケーションレジスタ空間に対しては、いずれか一方のパスにダミーのリード命令を発行する（図８の矢印Ｙ７）。つまり、コミュニケーションレジスタ空間に対しては、いずれか１つのコミュニケーションレジスタに対してのみ、同期化命令であるリード命令を発効すればよい。
（ステップＳ７−１：各LLC内同期成立判定部にて同期成立をチェック）
同期化命令を受信した各ラストレベルキャッシュ（LLC）２３１〜２３４は、同期成立判定部２３１２〜２３４２において、各ラストレベルキャッシュ（LLC）２３１〜２３４が保有するライトデータのグローバルビジビリティが確定した時点で同期化命令リプライを返却する（図６のTime 2、図８の矢印Ｙ６−１，Ｙ６−２，Ｙ６−３，Ｙ６−４）。つまり、各ラストレベルキャッシュ（LLC）２３１〜２３４からリプライが返却されるため、ラストレベルキャッシュ（LLC）２３１〜２３４の数だけ同期化命令リプライがある。本実施形態では、４つのリプライとなる。
（ステップＳ７−２：CR最長パスにリード命令を発行）
コミュニケーションレジスタ空間に対しては、発行されたダミーのリードリクエストはそのまま通常のアクセスをし、PCI受信部２１方向にリプライを返却する（図６のTime 2、図８の矢印Ｙ７）。このリプライが返った時点でコミュニケーションレジスタ空間に対する先行のライト命令が完了したことを保証できる。つまり、コミュニケーションレジスタ空間については、１つのリプライを受信することで、フラグの書き込みが保障される。
（ステップＳ８：異空間からの同期リプライを受信（待ち合わせ））
PCI受信部２１の同期化命令受信部２１２において、メモリ空間に対して発行した同期化命令に対するすべての同期化リプライと、コミュニケーションレジスタ空間に対して発行したダミーのリードリプライと、の返却を待ち合わせる。具体的には、４つの同期化リプライと一つのダミーリードのリプライを待ち合わせる。４つの同期化リプライと一つのダミーリードのリプライを受信すると、同期化完了と判定し、同期化命令受信部２１２がリクエスタのプロセッサコアに対して特殊FENCE命令リプライが返却される（図６のTime 3、図９の矢印Ｙ８）。
（ステップＳ９：特殊FENCEリプライ転送）
ラストレベルキャッシュ（LLC）２３１〜２３４は、特殊FENCE命令リプライを受信すると、特殊FENCE転送部２３１１〜２３４１によりリクエスタであるプロセッサコア（CORE）２４１〜２４４方向に当該命令と転送する。ラストレベルキャッシュ（LLC）２３１〜２３４を複数跨ぐ場合には転送を繰り返す（図６のTime 3、図９の矢印Ｙ８）。
（ステップＳ１０：特殊FENCEリプライ受信）
プロセッサコア（CORE）２４１〜２４４が特殊FENCEリプライを受信すると、特殊FENCE命令発行以前のPCI方向からのメモリもしくはコミュニケーションレジスタアクセスの順序保障が成立したこととなる（図６のTime 3、図９の矢印Ｙ８）。
（ステップＳ１１：同期成立）
同期成立＝リリースコンシステンシ成立となり、以降のデータアクセスはグローバルビジビリティが保証されているため、正しいデータへのアクセスが可能となる（図６のTime 3、図９の矢印Ｙ８）。
以上のように、本発明によると、PCI空間からPCIデバイスにアクセスする空間に２種類の空間がある場合に、これら２種類のグローバルビジビリティを１つのFENCE命令で保証することができる。これにより、ソフトウェア制御が簡易で、性能低下も伴わないリリースコンシステンシシステムを実現できる。
なお、上述したPCI受信部２１内やプロセッサコア２４１〜２４４内、ラストレベルキャッシュ２３１〜２３４内に設けられた各部は、それぞれの内部に搭載された演算装置にプログラムが組み込まれることで構築されてもよく、電子回路にて構成されていてもよい。
＜実施形態２＞
次に、本発明の第２の実施形態を、図１１を参照して説明する。図１１は、実施形態２における情報処理装置の構成を示すブロック図である。なお、本実施形態における情報処理装置は、実施形態１で説明した情報処理装置の構成の概略を示している。
図１１に示すように、本実施形態おける情報処理装置１００は、
外部からデータを受信する受信部１１０と、当該受信部１１０からデータが書き込まれる第１メモリ空間１３０と、データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間１４０と、データに対する処理を行う演算部１２０と、を備える。
そして、演算部１２０は、受信部１１０に対して第１メモリ空間１３０と第２メモリ空間１４０との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部１２１を備える。
また、受信部１１０は、
演算部１２０からの同期化指示に応じて、第１メモリ空間１３０と第２メモリ空間１４０とに対して、それぞれ同期化命令を発行する同期化命令発行部１１１と、
同期化命令に応じて、第１メモリ空間１３０からデータの書き込みが保障されたことを表す応答と、第２メモリ空間１４０からフラグの書き込みが保障されたことを表す応答と、を受信して、第１メモリ空間１３０と第２メモリ空間１４０とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間１３０，１４０の書き込みが保障された場合に同期化完了を演算部１２０に対して応答する同期化命令受信部１１２と、を備える。
上記構成の情報処理装置１００は、以下のように作動する。まず、外部からデータとフラグを書き込むと、それぞれを書き込む場所によって、グローバルビジビリティのタイミングは異なる。例えば、データを第１メモリ空間１３０に書き、フラグを第２メモリ空間１４０に書き込む。その後、演算部１２０が同期化を指示すると、受信部１１０は、両メモリ空間１３０，１４０に対してそれぞれ同期化命令を発行する。例えば、インタリーブされている第１メモリ空間１３０に対しては、全インタリーブ空間に同期化命令を発行し、全インタリーブ空間からの同期化リプライを受信する。一方、第２メモリ空間１４０に対しては、単純にリードリクエストを発行し、リプライを受信する。
そして、受信部１１０は、第１メモリ空間１３０からデータの書き込みが保障されたリプライを受信し、第２メモリ空間１４０からフラグの書き込みが保障されたリプライを受信することにより、それぞれのメモリ空間１３０，１４０における同期の成立を確認すると、異空間を合わせての同期成立となり、異空間すべての同期化が完了する。すると、受信部１１０は、同期化命令に対するリプライを演算部１２０に返す。演算部１２０はリプライを受信した時点で、先行命令のグローバルビジビリティは確保されているため、データ領域へのアクセスが可能となる。
このように、本発明によると、外部からアクセスする空間に２種類の空間がある場合に、これら２種類のグローバルビジビリティを１つの同期化命令で保証することができる。これにより、ソフトウェア制御が簡易で、性能低下も伴わないリリースコンシステンシシステムを実現できる。
＜付記＞
上記実施形態の一部又は全部は、以下の付記のようにも記載されうる。以下、本発明における情報処理装置、プロセッサ、同期方法の構成の概略を説明する。但し、本発明は、以下の構成に限定されない。
（付記１）
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
情報処理装置。
（付記２）
付記１に記載の情報処理装置であって、
前記受信部の前記同期化命令発行部は、前記第１メモリ空間と前記第２メモリ空間とに対して、前記第１メモリ空間と前記第２メモリ空間との構成に応じた内容の前記同期化命令を行う、
情報処理装置。
（付記３）
付記１又は２に記載の情報処理装置であって、
前記第１メモリ空間及び／又は前記第２メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行し、
前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データ又は前記フラグの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間及び／又は前記第２メモリ空間の書き込みが保障されたと判定する、
情報処理装置。
（付記４）
付記１乃至３のいずれかに記載の情報処理装置であって、
前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行し、
前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定する、
情報処理装置。
（付記５）
付記１乃至４のいずれかに記載の情報処理装置であって、
前記第１メモリ空間及び／又は前記第２メモリ空間がレジスタからなるメモリ空間で形成されている場合に、
前記受信部の前記同期化命令発行部は、前記レジスタに対して前記同期化命令としてリード命令を発行し、
前記受信部の前記同期化命令受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第１メモリ空間及び／又は第２メモリ空間の書き込みが保障されたと判定する、
情報処理装置。
（付記６）
付記１乃至５のいずれかに記載の情報処理装置であって、
前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
前記受信部の前記同期化命令発行部は、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
前記受信部の前記同期化命令受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
情報処理装置。
（付記７）
付記１乃至６のいずれかに記載の情報処理装置であって、
前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されており、
前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行すると共に、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定すると共に、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
情報処理装置。
（付記８）
付記１乃至７のいずれかに記載の情報処理装置であって、
前記演算部の前記同期制御部は、前記第２メモリ空間に対する前記フラグの書き込みを検出したときに、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期を指示する、
情報処理装置。
（付記９）
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
プロセッサ。
（付記１０）
外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備えた情報処理装置による同期方法であって、
前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示し、
前記受信部は、
前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行し、
前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する、
同期方法。
（付記１１）
付記１０に記載の同期方法であって、
前記受信部は、前記第１メモリ空間と前記第２メモリ空間とに対して、前記第１メモリ空間と前記第２メモリ空間との構成に応じた内容の前記同期化命令を行う、
同期方法。
（付記１２）
付記１０又は１１に記載の同期方法であって、
前記第１メモリ空間及び／又は前記第２メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
前記受信部は、
全ての前記キャッシュメモリに対して前記同期化命令を発行し、
全ての前記キャッシュメモリから前記データ又は前記フラグの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間及び／又は前記第２メモリ空間の書き込みが保障されたと判定する、
同期方法。
（付記１２．１）
付記１０乃至１２のいずれかに記載の同期方法であって、
前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
前記受信部は、
全ての前記キャッシュメモリに対して前記同期化命令を発行し、
全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定する、
同期方法。
（付記１３）
付記１０乃至１２．１のいずれかに記載の同期方法であって、
前記第１メモリ空間及び／又は前記第２メモリ空間がレジスタからなるメモリ空間で形成されている場合に、
前記受信部は、前記レジスタに対して前記同期化命令としてリード命令を発行し、
前記受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第１メモリ空間及び／又は第２メモリ空間の書き込みが保障されたと判定する、
同期方法。
（付記１３．１）
付記１０乃至１３のいずれかに記載の同期方法であって、
前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
前記受信部は、
複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
前記受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
同期方法。
（付記１４）
付記１０乃至１３．１のいずれかに記載の同期方法であって、
前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されており、
前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
前記受信部は、
全ての前記キャッシュメモリに対して前記同期化命令を発行すると共に、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定すると共に、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
同期方法。
（付記１５）
付記１０乃至１４のいずれかに記載の同期方法であって、
前記演算部は、前記第２メモリ空間に対する前記フラグの書き込みを検出したときに、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期を指示する、
同期方法。
なお、上述したプログラムは、記憶装置に記憶されていたり、コンピュータが読み取り可能な記録媒体に記録されている。例えば、記録媒体は、フレキシブルディスク、光ディスク、光磁気ディスク、及び、半導体メモリ等の可搬性を有する媒体である。
以上、上記実施形態等を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しうる様々な変更をすることができる。
１ ＰＣＩバス
２ プロセッサ
２１ ＰＣＩ受信部
３１，３２，３３，３４ メモリ（ＭＥＭ）
２１１ 同期化命令発行部
２２１ 同期化命令受信部
２２１，２２２，２２３，２２４ コミュニケーションレジスタ（ＣＲ）
２３１，２３２，２３３，２３４ ラストレベルキャッシュ（ＬＬＣ）
２４１，２４２，２４３，２４４ プロセッサコア（ＣＯＲＥ）
２３１１，２３２１，２３３１，２３４１ 特殊ＦＥＮＣＥ転送部
２３１２，２３２２，２３３２，２３４２ 同期成立判定部
２４１１，２４２１，２４３１，２４４１ 特殊ＦＥＮＣＥ制御部
１００ 情報処理装置
１１０ 受信部
１１１ 同期化命令発行部
１１２ 同期化命令受信部
１２０ 演算部
１２１ 同期制御部
１３０ 第１メモリ空間
１４０ 第２メモリ空間

Claims (15)

  1. 外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
    前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
    前記受信部は、
    前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
    前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
    情報処理装置。
  2. 請求項１に記載の情報処理装置であって、
    前記受信部の前記同期化命令発行部は、前記第１メモリ空間と前記第２メモリ空間とに対して、前記第１メモリ空間と前記第２メモリ空間との構成に応じた内容の前記同期化命令を行う、
    情報処理装置。
  3. 請求項１又は２に記載の情報処理装置であって、
    前記第１メモリ空間及び／又は前記第２メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
    前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行し、
    前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データ又は前記フラグの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間及び／又は前記第２メモリ空間の書き込みが保障されたと判定する、
    情報処理装置。
  4. 請求項１乃至３のいずれかに記載の情報処理装置であって、
    前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
    前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行し、
    前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定する、
    情報処理装置。
  5. 請求項１乃至４のいずれかに記載の情報処理装置であって、
    前記第１メモリ空間及び／又は前記第２メモリ空間がレジスタからなるメモリ空間で形成されている場合に、
    前記受信部の前記同期化命令発行部は、前記レジスタに対して前記同期化命令としてリード命令を発行し、
    前記受信部の前記同期化命令受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第１メモリ空間及び／又は第２メモリ空間の書き込みが保障されたと判定する、
    情報処理装置。
  6. 請求項１乃至５のいずれかに記載の情報処理装置であって、
    前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
    前記受信部の前記同期化命令発行部は、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
    前記受信部の前記同期化命令受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
    情報処理装置。
  7. 請求項１乃至６のいずれかに記載の情報処理装置であって、
    前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されており、
    前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
    前記受信部の前記同期化命令発行部は、全ての前記キャッシュメモリに対して前記同期化命令を発行すると共に、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
    前記受信部の前記同期化命令受信部は、全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定すると共に、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
    情報処理装置。
  8. 請求項１乃至７のいずれかに記載の情報処理装置であって、
    前記演算部の前記同期制御部は、前記第２メモリ空間に対する前記フラグの書き込みを検出したときに、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期を指示する、
    情報処理装置。
  9. 外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備え、
    前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示すると共に、当該受信部から同期化完了の応答を受信する同期制御部を備え、
    前記受信部は、
    前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行する同期化命令発行部と、
    前記同期化命令に応じて、前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する同期化命令受信部と、を備えた、
    プロセッサ。
  10. 外部からデータを受信する受信部と、当該受信部からデータが書き込まれる第１メモリ空間と、前記データの書き込みを同期するためのフラグが書き込まれる第２メモリ空間と、前記データに対する処理を行う演算部と、を備えた情報処理装置による同期方法であって、
    前記演算部は、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期化を指示し、
    前記受信部は、
    前記演算部からの同期化指示に応じて、前記第１メモリ空間と前記第２メモリ空間とに対して、それぞれ同期化命令を発行し、
    前記第１メモリ空間から前記データの書き込みが保障されたことを表す応答と、前記第２メモリ空間から前記フラグの書き込みが保障されたことを表す応答と、を受信して、前記第１メモリ空間と前記第２メモリ空間とのそれぞれの書き込みが保障されたことを判定し、両メモリ空間の書き込みが保障された場合に同期化完了を前記演算部に対して応答する、
    同期方法。
  11. 請求項１０に記載の同期方法であって、
    前記受信部は、前記第１メモリ空間と前記第２メモリ空間とに対して、前記第１メモリ空間と前記第２メモリ空間との構成に応じた内容の前記同期化命令を行う、
    同期方法。
  12. 請求項１０又は１１に記載の同期方法であって、
    前記第１メモリ空間及び／又は前記第２メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されている場合に、
    前記受信部は、
    全ての前記キャッシュメモリに対して前記同期化命令を発行し、
    全ての前記キャッシュメモリから前記データ又は前記フラグの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間及び／又は前記第２メモリ空間の書き込みが保障されたと判定する、
    同期方法。
  13. 請求項１０乃至１２のいずれかに記載の同期方法であって、
    前記第１メモリ空間及び／又は前記第２メモリ空間がレジスタからなるメモリ空間で形成されている場合に、
    前記受信部は、前記レジスタに対して前記同期化命令としてリード命令を発行し、
    前記受信部は、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第１メモリ空間及び／又は第２メモリ空間の書き込みが保障されたと判定する、
    同期方法。
  14. 請求項１０乃至１３のいずれかに記載の同期方法であって、
    前記第１メモリ空間が複数のキャッシュメモリからなるメモリ空間で形成されており、
    前記第２メモリ空間が複数のレジスタからなるメモリ空間で形成されている場合に、
    前記受信部は、
    全ての前記キャッシュメモリに対して前記同期化命令を発行すると共に、複数の前記レジスタのうちいずれか１つの前記レジスタに対して前記同期化命令としてリード命令を発行し、
    全ての前記キャッシュメモリから前記データの書き込みが保障されたことを表す応答を受信した場合に、前記第１メモリ空間の書き込みが保障されたと判定すると共に、前記レジスタから前記リード命令に対する応答を受信した場合に、前記第２メモリ空間の書き込みが保障されたと判定する、
    同期方法。
  15. 請求項１０乃至１４のいずれかに記載の同期方法であって、
    前記演算部は、前記第２メモリ空間に対する前記フラグの書き込みを検出したときに、前記受信部に対して前記第１メモリ空間と前記第２メモリ空間との同期を指示する、
    同期方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11132145B2 (en) * 2018-03-14 2021-09-28 Apple Inc. Techniques for reducing write amplification on solid state storage devices (SSDs)
CN109766361B (zh) * 2018-12-19 2023-08-04 中国平安人寿保险股份有限公司 缓存数据读取方法、装置、计算机设备和存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10198644A (ja) * 1997-01-13 1998-07-31 Hitachi Ltd 同期制御方法およびマルチプロセッサシステム
JP2010044599A (ja) * 2008-08-13 2010-02-25 Nec Corp 情報処理装置及び順序保証方式

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7143401B2 (en) * 2000-02-17 2006-11-28 Elbrus International Single-chip multiprocessor with cycle-precise program scheduling of parallel execution
US8082401B2 (en) * 2009-03-25 2011-12-20 Qualcomm Incorporated Self-timing for a multi-ported memory system
JP6432450B2 (ja) * 2015-06-04 2018-12-05 富士通株式会社 並列計算装置、コンパイル装置、並列処理方法、コンパイル方法、並列処理プログラムおよびコンパイルプログラム
US10241945B2 (en) * 2015-11-05 2019-03-26 International Business Machines Corporation Memory move supporting speculative acquisition of source and destination data granules including copy-type and paste-type instructions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10198644A (ja) * 1997-01-13 1998-07-31 Hitachi Ltd 同期制御方法およびマルチプロセッサシステム
JP2010044599A (ja) * 2008-08-13 2010-02-25 Nec Corp 情報処理装置及び順序保証方式

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