CN111176728B - 指令处理方法及使用所述方法的存储控制器 - Google Patents

指令处理方法及使用所述方法的存储控制器 Download PDF

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Abstract

本发明提出一种指令处理方法及存储控制器。指令处理方法包括：通过存储控制器的指令处理池接收多个读取修改写入指令，每个读取修改写入指令包括成对的读取指令及写入指令；指令处理池锁定伫列并将指令处理池中的读取修改写入指令的待处理的第一读取指令传送到伫列；当与读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则指令处理池不锁定伫列且第二写入指令不被传送到伫列；以及当与读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，指令处理池锁定伫列且第三写入指令被传送到伫列。

Description

指令处理方法及使用所述方法的存储控制器
技术领域
本发明涉及一种指令处理方法及使用所述方法的存储控制器，尤其涉及一种能避免死结的指令处理方法及使用所述方法的存储控制器。
背景技术
在基于反及栅快闪存储器(NAND flash)的存储装置的技术领域中，反及栅快闪存储器的颗粒(die)通常会形成一个二维阵列用于大容量需求及高速存取需求。为了处理复杂且低延迟的数据存取，现有的存储控制器几乎采用多个中央处理器(CentralProcessing Unit，CPU)及多个指令伫列以控制反及栅快闪存储器的颗粒的读取、程序化及抹除等操作。在现有的存储控制器的设计中，一个指令伫列通常设计来排程一个颗粒的读取命令、程序化命令及抹除命令等。多个中央处理器会用于处理同时从主机系统所接收的读取命令、程序化命令及抹除命令等。
逻辑转实体表项目(L2P table entry)所寻址(addressed)的数据大小通常会大于逻辑区块地址(Logic Block Address，LBA)的大小。在此，逻辑转实体表项目也可称为逻辑区块数(Logic Block Number，LBN)。举例来说，常见的逻辑区块地址大小为512字节(bytes)且一个逻辑转实体表项目所寻址的数据大小为4096字节。也就是说，连续的八个512字节的逻辑区块地址构成一个逻辑区块数。在这种情况下，当写入指令对应的写入数据大小不是4096字节的倍数，或是写入指令的结束逻辑区块地址没有对齐在8的倍数上的时候，快闪存储器转译层(Flash Translation Layer，FTL)必须执行读取修改写入(Read-Modify-Write，RMW)程序。
读取修改写入程序包括以下步骤：从实体地址读取对应的逻辑区块数数据(LBNdata)到随机存取存储器(Random Access Memory，RAM)；将对应逻辑区块地址的最新数据从主机写入随机存取存储器；以及将新的逻辑区块数数据写入实体地址。在读取修改写入程序的以上三个步骤中，有两个实体地址存取操作。也就是第一个步骤中的读取操作及第三个步骤中的程序化操作。因此，当存储控制器的两个中央处理器同时执行读取修改写入程序时，就可能发生死结(deadlock)。
以图1为例，存储控制器100可耦接到快闪存储器阵列150。快闪存储器阵列150可分别对应到指令伫列110，例如D11对应Q11、D21对应Q21、D2n对应Q2n等等。存储控制器100具有多个处理器120。处理器120会将指令传送到指令伫列110。每个D11到D2n可包括一到多个逻辑单元号(Logic Unit Number，LUN)，而一个逻辑单元号可为一个颗粒。
举例来说，CPU-A会执行读取修改写入程序以从D11读取数据、修改数据并程序化数据到D12。CPU-B会执行读取修改写入程序以从D12读取数据、修改数据并程序化数据到D11。因此，CPU-A会传送一个读取指令(即，RA11)到Q11并传送一个程序化指令(即，PA12)到Q12。RA11代表由CPU-A传送读取指令到指令伫列Q11。PA12代表由CPU-A传送程序化指令到指令伫列Q12。此外，CPU-B会传送读取指令(即，RB12)到Q12并传送程序化指令(即，PB11)到Q11。值得注意的是，程序化指令只有在存储控制器100修改数据后才会有效。指令伫列Q11、Q12、…、Q2n的资源会被处理器CPU-A、CPU-B、…、CPU-C所使用，因此CPU-A、CPU-B、…、CPU-C会竞争指令伫列110的资源。当CPU-A在CPU-B之前得到Q12的使用权且CPU-B在CPU-A之前得到Q11的使用权时，PA12会比RB12先进入Q12且PB11会比RA11先进入Q11。如此一来，就会发生死结。因此，如何设计一个存储控制器让执行多个读取修改写入程序时不会发生死结，是本领域技术人员应致力的目标。
发明内容
本发明提供一种指令处理方法及使用所述方法的存储控制器，让执行多个读取修改写入程序时不会发生死结。
本发明提出一种指令处理方法，用于让快闪存储器的存储控制器不发生死结。指令处理方法包括：通过存储控制器的指令处理池接收多个读取修改写入指令，每个读取修改写入指令包括成对的读取指令及写入指令；指令处理池锁定伫列并将指令处理池中的读取修改写入指令的待处理(pending)的第一读取指令传送到伫列，其中伫列对应快闪存储器的逻辑单元号；当与读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则指令处理池不锁定伫列且第二写入指令不被传送到伫列；以及当与读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，指令处理池锁定伫列且第三写入指令被传送到伫列。
在本发明的一实施例中，当指令处理池锁定伫列时，只有指令处理池的读取修改写入指令能被传送到伫列。
在本发明的一实施例中，当读取指令或写入指令在指令处理池中且尚未被传送到伫列，则读取指令或写入指令为待处理；当读取指令或写入指令从指令处理池传送到伫列，则读取指令或写入指令不为待处理。
在本发明的一实施例中，指令处理池接收到对应第一伫列的第四读取指令及对应第二伫列的第四写入指令，并接收到对应第二伫列的第五读取指令及对应第一伫列的第五写入指令，其中第四读取指令与第四写入指令成对且第五读取指令与第五写入指令成对，其中第一伫列对应第四读取指令及第五写入指令存取的第一逻辑单元号，且第二伫列对应第四写入指令及第五读取指令存取的第二逻辑单元号。
在本发明的一实施例中，当指令处理池同时锁定第一伫列及第二伫列时，第四读取指令及第五读取指令分别被传送到第一伫列及第二伫列，接着第四写入指令及第五写入指令分别被传送到第二伫列及第一伫列。
在本发明的一实施例中，当指令处理池依序锁定第一伫列、第二伫列及第一伫列时，第四读取指令被传送到第一伫列，接着第五读取指令与第四写入指令以随机顺序被传送到第二伫列，接着第五写入指令被送到第一伫列。
在本发明的一实施例中，当指令处理池依序锁定第二伫列、第一伫列及第二伫列时，第五读取指令被传送到第二伫列，接着第四读取指令与第五写入指令以随机顺序被传送到第一伫列，接着第四写入指令被传送到第二伫列。
本发明提出一种存储控制器，包括多个指令伫列；多个处理器，执行多个读取修改写入指令；以及指令处理池。指令处理池接收读取修改写入指令，每个读取修改写入指令包括成对的读取指令及写入指令；指令处理池锁定伫列且处理器将指令处理池中的读取修改写入指令的待处理的第一读取指令传送到伫列，其中伫列对应快闪存储器的逻辑单元号；当与读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则指令处理池不锁定伫列且第二写入指令不被传送到伫列；以及当与读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，指令处理池锁定伫列且第三写入指令被传送到伫列。
在本发明的一实施例中，当指令处理池锁定伫列时，只有指令处理池的读取修改写入指令能被传送到伫列。
在本发明的一实施例中，当读取指令或写入指令在指令处理池中且尚未被传送到伫列，则读取指令或写入指令为待处理；当读取指令或写入指令从指令处理池传送到伫列，则读取指令或写入指令不为待处理。
在本发明的一实施例中，指令处理池接收到对应第一伫列的第四读取指令及对应第二伫列的第四写入指令，并接收到对应第二伫列的第五读取指令及对应第一伫列的第五写入指令，其中第四读取指令与第四写入指令成对且第五读取指令与第五写入指令成对，其中第一伫列对应第四读取指令及第五写入指令存取的第一逻辑单元号，且第二伫列对应第四写入指令及第五读取指令存取的第二逻辑单元号。
在本发明的一实施例中，当指令处理池同时锁定第一伫列及第二伫列时，第四读取指令及第五读取指令分别被传送到第一伫列及第二伫列，接着第四写入指令及第五写入指令分别被传送到第二伫列及第一伫列。
在本发明的一实施例中，当指令处理池依序锁定第一伫列、第二伫列及第一伫列时，第四读取指令被传送到第一伫列，接着第五读取指令与第四写入指令以随机顺序被传送到第二伫列，接着第五写入指令被送到第一伫列。
在本发明的一实施例中，当指令处理池依序锁定第二伫列、第一伫列及第二伫列时，第五读取指令被传送到第二伫列，接着第四读取指令与第五写入指令以随机顺序被传送到第一伫列，接着第四写入指令被传送到第二伫列。
基于上述，本发明的指令处理方法及使用所述方法的存储控制器通过一个暂存读取修改写入指令的指令处理池来排程指令到伫列。指令处理池会锁定伫列并将指令处理池中待处理的读取指令传送到伫列。当与写入指令的成对的读取指令为待处理时，则指令处理池不锁定伫列且第二写入指令不被传送到伫列。当与写入指令的成对的读取指令不为待处理时，指令处理池锁定伫列且写入指令被传送到伫列。根据本发明的指令处理方法，就能让存储控制器在处理读取修改写入指令时不发生死结。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1为现有的存储控制器发生死结的示意图。
图2为根据本发明一实施例的存储控制器的示意图。
图3为根据本发明一实施例的指令处理方法的范例。
图4A及图4B为根据本发明另一实施例的指令处理方法的范例。
图5A及图5B为根据本发明另一实施例的指令处理方法的范例。
【符号说明】
100、200、300、400、500：存储控制器
110、210：指令伫列
120、220：处理器
230、330、430、530：指令处理池
150、250：快闪存储器阵列
具体实施方式
图2为根据本发明一实施例的存储控制器的示意图。
请参照图2，本发明的存储控制器200包括指令伫列210、处理器220及指令处理池230。存储控制器200耦接到快闪存储器阵列250。指令伫列210、处理器220与快闪存储器阵列250与指令伫列110、处理器120与快闪存储器阵列150类似，因此不再赘述。每个D11到D2n可包括一到多个逻辑单元号(Logic Unit Number，LUN)，而一个逻辑单元号可为一个颗粒。
在一实施例中，当存储控制器200接收到一写入指令且此写入指令需转化(transform)为读取修改写入指令时，则此写入指令可存储在指令处理池230中。举例来说，当一个存储装置的快闪存储器转换层(Flash Translation Layer，FTL)表格所寻址的数据大小为4千字节(KiloByte，KB)但存储装置提供给主机系统存取的一个逻辑区块地址(Logic Block Address，LBA)为512字节(Byte)，且一个写入指令所写入的数据大小不为4KB的倍数或一个写入指令写入LBA的起始位置不为8的倍数时，则此写入指令的部分写入地址会被转化为读取修改写入指令。当指令处理池230中的一个读取修改写入指令的读取指令还没被传送到对应的指令伫列210时，则此读取指令为待处理。类似地，当指令处理池230中的一个读取修改写入指令的写入指令还没被传送到对应的指令伫列210时，则此写入指令为待处理。相反地，当指令处理池230中的一个读取修改写入指令的读取指令已经被传送到对应的指令伫列210时，则此读取指令不为待处理(not pending)。当指令处理池230中的一个读取修改写入指令的写入指令已经被传送到对应的指令伫列210时，则此写入指令不为待处理。
指令处理池230可根据以下三个规则来发布读取指令及写入指令(即，将读取修改写入指令的读取指令及写入指令传送到对应的指令伫列210)。
[规则1]
指令处理池230锁定指令伫列210的其中之一并将指令处理池230中的读取修改写入指令的待处理的第一读取指令传送到指令伫列210。
[规则2]
当与指令处理池230中的读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则指令处理池230不锁定指令伫列210且第二写入指令不被传送到指令伫列210。
[规则3]
当与指令处理池230中的读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，指令处理池230锁定指令伫列210的其中之一且第三写入指令被传送到指令伫列210。
值得注意的是，在本实施例中，只要存储控制器200接收到读取修改写入指令，就会将读取修改写入指令传送到指令处理池230。也就是说，指令处理池230会暂存所有的读取修改写入指令。
至于读取修改写入指令以外的指令，处理器220发布这些指令到指令伫列210。
因此，根据本发明一实施例设置的指令处理池230可将多个读取修改写入指令的读取指令及写入指令依照上述三个规则传送到指令伫列210而不发生死结。
图3为根据本发明一实施例的指令处理方法的范例。
请参照图3，CPU-A将包括RA11-PA12的读取修改写入指令放置到存储控制器300的指令处理池330中。CPU-B将包括RB12-PB11的读取修改写入指令放置到指令处理池330中。指令处理池330会锁定指令伫列Q11及Q12。RA11、PA12、RB12、PB11的定义已于上文中说明，因此不再赘述。
在图3中，指令处理池330同时锁定指令伫列Q11及Q12。首先，RA11及RB12会根据规则1分别被传送到Q11及Q12。在RA11及RB12被传送到Q11及Q12之后，PA12及PB11会根据规则3分别被传送到Q12及Q11。因此，在本范例中死结不会发生。
图4A及图4B为根据本发明另一实施例的指令处理方法的范例。
请参照图4A及图4B，CPU-A将包括RA11-PA12的读取修改写入指令放置到存储控制器400的指令处理池430中。CPU-B将包括RB12-PB11的读取修改写入指令放置到指令处理池430中。指令处理池430会锁定指令伫列Q11及Q12。
在图4A及图4B中，指令处理池430依序锁定Q11、Q12、Q11。首先，当Q11被锁定时，RA11会根据规则1被传送到Q11。当Q12被锁定时，RB12及PA12可根据规则1及规则3以任意顺序(或随机顺序)被传送到Q12。图4A示出了RB12比PA12先被传送到Q12。图4B示出了PA12比RB12先被传送到Q12。最后，当Q11再次被锁定时，PB11根据规则3被传送到Q11。因此，不论在图4A或图4B的情况中，死结都不会发生。
图5A及图5B为根据本发明另一实施例的指令处理方法的范例。
请参照图5A及图5B，CPU-A将包括RA11-PA12的读取修改写入指令放置到存储控制器500的指令处理池530中。CPU-B将包括RB12-PB11的读取修改写入指令放置到指令处理池530中。指令处理池530会锁定指令伫列Q11及Q12。
在图5A及图5B中，指令处理池530依序锁定Q12、Q11、Q12。首先，当Q12被锁定时，RB12会根据规则1被传送到Q12。当Q11被锁定时，RA11及PB11可根据规则1及规则3以任意顺序(或随机顺序)被传送到Q11。图5A示出了RA11比PB11先被传送到Q11。图5B示出了PB11比RA11先被传送到Q11。最后，当Q12再次被锁定时，PA12根据规则3被传送到Q12。因此，不论在图5A或图5B的情况中，死结都不会发生。
综上所述，本发明的指令处理方法及使用所述方法的存储控制器通过一个暂存读取修改写入指令的指令处理池来排程指令到伫列。指令处理池会锁定伫列并将指令处理池中待处理的读取指令传送到伫列。当与写入指令的成对的读取指令为待处理时，则指令处理池不锁定伫列且第二写入指令不被传送到伫列。当与写入指令的成对的读取指令不为待处理时，指令处理池锁定伫列且写入指令被传送到伫列。根据本发明的指令处理方法，就能让存储控制器在处理读取修改写入指令时不发生死结。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种指令处理方法，用于让快闪存储器的存储控制器不发生死结，其特征在于，所述指令处理方法包括：
通过所述存储控制器的指令处理池接收多个读取修改写入指令，每个所述多个读取修改写入指令包括成对的读取指令及写入指令；
所述指令处理池锁定伫列并将所述指令处理池中的所述读取修改写入指令的待处理的第一读取指令传送到所述伫列，其中所述伫列对应所述快闪存储器的逻辑单元号；
当与所述多个读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则所述指令处理池不锁定所述伫列且所述第二写入指令不被传送到所述伫列；以及
当与所述多个读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，所述指令处理池锁定所述伫列且所述第三写入指令被传送到所述伫列。
2.根据权利要求1所述的指令处理方法，其中当所述指令处理池锁定所述伫列时，只有所述指令处理池的所述多个读取修改写入指令能被传送到所述伫列。
3.根据权利要求1所述的指令处理方法，其中当所述读取指令或所述写入指令在所述指令处理池中且尚未被传送到所述伫列，则所述读取指令或所述写入指令为待处理；当所述读取指令或所述写入指令从所述指令处理池传送到所述伫列，则所述读取指令或所述写入指令不为待处理。
4.根据权利要求1所述的指令处理方法，其中所述指令处理池接收到对应第一伫列的第四读取指令及对应第二伫列的第四写入指令，并接收到对应第二伫列的第五读取指令及对应第一伫列的第五写入指令，其中所述第四读取指令与所述第四写入指令成对且所述第五读取指令与所述第五写入指令成对，其中所述第一伫列对应所述第四读取指令及所述第五写入指令存取的第一逻辑单元号，且所述第二伫列对应所述第四写入指令及所述第五读取指令存取的第二逻辑单元号。
5.根据权利要求4所述的指令处理方法，其中当所述指令处理池同时锁定所述第一伫列及所述第二伫列时，所述第四读取指令及所述第五读取指令分别被传送到所述第一伫列及所述第二伫列，接着所述第四写入指令及所述第五写入指令分别被传送到所述第二伫列及所述第一伫列。
6.根据权利要求4所述的指令处理方法，其中当所述指令处理池依序锁定所述第一伫列、所述第二伫列及所述第一伫列时，所述第四读取指令被传送到所述第一伫列，接着所述第五读取指令与所述第四写入指令以随机顺序被传送到所述第二伫列，接着所述第五写入指令被送到所述第一伫列。
7.根据权利要求4所述的指令处理方法，其中当所述指令处理池依序锁定所述第二伫列、所述第一伫列及所述第二伫列时，所述第五读取指令被传送到所述第二伫列，接着所述第四读取指令与所述第五写入指令以随机顺序被传送到所述第一伫列，接着所述第四写入指令被传送到所述第二伫列。
8.一种存储控制器，用于快闪存储器，其特征在于，包括：
多个指令伫列；
多个处理器，执行多个读取修改写入指令；以及
指令处理池，其中
所述指令处理池接收所述多个读取修改写入指令，每个所述多个读取修改写入指令包括成对的读取指令及写入指令；
所述指令处理池锁定伫列且所述多个处理器将所述指令处理池中的所述读取修改写入指令的待处理的第一读取指令传送到所述伫列，其中所述伫列对应所述快闪存储器的逻辑单元号；
当与所述多个读取修改写入指令的第二写入指令的成对的第二读取指令为待处理时，则所述指令处理池不锁定所述伫列且所述第二写入指令不被传送到所述伫列；以及
当与所述多个读取修改写入指令的第三写入指令的成对的第三读取指令不为待处理时，所述指令处理池锁定所述伫列且所述第三写入指令被传送到所述伫列。
9.根据权利要求8所述的存储控制器，其中当所述指令处理池锁定所述伫列时，只有所述指令处理池的所述多个读取修改写入指令能被传送到所述伫列。
10.根据权利要求8所述的存储控制器，其中当所述读取指令或所述写入指令在所述指令处理池中且尚未被传送到所述伫列，则所述读取指令或所述写入指令为待处理；当所述读取指令或所述写入指令从所述指令处理池传送到所述伫列，则所述读取指令或所述写入指令不为待处理。
11.根据权利要求8所述的存储控制器，其中所述指令处理池接收到对应第一伫列的第四读取指令及对应第二伫列的第四写入指令，并接收到对应第二伫列的第五读取指令及对应第一伫列的第五写入指令，其中所述第四读取指令与所述第四写入指令成对且所述第五读取指令与所述第五写入指令成对，其中所述第一伫列对应所述第四读取指令及所述第五写入指令存取的第一逻辑单元号，且所述第二伫列对应所述第四写入指令及所述第五读取指令存取的第二逻辑单元号。
12.根据权利要求11所述的存储控制器，其中当所述指令处理池同时锁定所述第一伫列及所述第二伫列时，所述第四读取指令及所述第五读取指令分别被传送到所述第一伫列及所述第二伫列，接着所述第四写入指令及所述第五写入指令分别被传送到所述第二伫列及所述第一伫列。
13.根据权利要求11所述的存储控制器，其中当所述指令处理池依序锁定所述第一伫列、所述第二伫列及所述第一伫列时，所述第四读取指令被传送到所述第一伫列，接着所述第五读取指令与所述第四写入指令以随机顺序被传送到所述第二伫列，接着所述第五写入指令被送到所述第一伫列。
14.根据权利要求11所述的存储控制器，其中当所述指令处理池依序锁定所述第二伫列、所述第一伫列及所述第二伫列时，所述第五读取指令被传送到所述第二伫列，接着所述第四读取指令与所述第五写入指令以随机顺序被传送到所述第一伫列，接着所述第四写入指令被传送到所述第二伫列。
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