CN105502284A - 一种晶圆背面对准的工艺集成方法 - Google Patents

一种晶圆背面对准的工艺集成方法 Download PDF

Info

Publication number
CN105502284A
CN105502284A CN201510915731.3A CN201510915731A CN105502284A CN 105502284 A CN105502284 A CN 105502284A CN 201510915731 A CN201510915731 A CN 201510915731A CN 105502284 A CN105502284 A CN 105502284A
Authority
CN
China
Prior art keywords
substrate
wafer rear
integrating method
alignment mark
technology integrating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510915731.3A
Other languages
English (en)
Inventor
袁超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai IC R&D Center Co Ltd
Original Assignee
Shanghai Integrated Circuit Research and Development Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Integrated Circuit Research and Development Center Co Ltd filed Critical Shanghai Integrated Circuit Research and Development Center Co Ltd
Priority to CN201510915731.3A priority Critical patent/CN105502284A/zh
Publication of CN105502284A publication Critical patent/CN105502284A/zh
Pending legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C99/00—Subject matter not provided for in other groups of this subclass
    • B81C99/0055—Manufacturing logistics
    • B81C99/007—Marking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

本发明公开了一种晶圆背面对准的工艺集成方法，包括在衬底正面沉积CMP阻挡层，在衬底中刻蚀形成用作对准标记的深槽，沉积填充材料，将深槽填满并平坦化，去除CMP阻挡层，然后继续完成衬底正面剩余的其它工艺，进行衬底背面研磨，将深槽中的填充材料露出，在衬底背面沉积掩蔽层，并采用光刻、刻蚀工艺完成衬底背面的图形化；本发明无需增加双面对准光刻机，即可利用同一对准标记进行晶圆背面与正面的对准，使得MEMS工艺与CMOS工艺更加兼容，并可降低制造成本。

Description

一种晶圆背面对准的工艺集成方法
技术领域
本发明涉及微电子机械系统技术领域，更具体地，涉及一种晶圆背面对准的工艺集成方法。
背景技术
在常规大规模集成电路的CMOS工艺中，通常都是从最下层的晶圆衬底开始，一层层进行叠加与图形化，并不断地交替进行。其中，在图形化时需要进行对准，以防止产生不同层之间图形结构的偏移，及进一步可能造成的器件开路现象，其对准方式为后层对准前层，且为正面对准方式。而在微电子机械系统(MEMS)工艺中，常常需要对衬底的背面进行图形化，这就涉及到背面与正面的对准精度问题。
对准通常是通过光刻机来进行，对准过程开始于投影掩膜版与光刻机上固定的参照标记的正确对准。为了成功地在晶圆上形成图案，必须把晶圆上的图形正确地与投影掩膜版上的图形对准。对准标记是置于投影掩膜版和晶圆上用来确定它们的位置和方向的可见图形，其可以是投影掩膜版上的线条或特定图形，通过光刻转移到晶圆上后就形成沟槽状的对准标记。投影掩膜版的对准标记与光刻机上的基准标记对准，一旦对准标记对准后，就可认为投影掩膜版上的全部图形也对准了。
但是，常规的光刻机一般不具备将背面与正面对准的能力。因此，当需要进行背面与正面对准时，就要用专用的双面对准光刻机、如SUSS光刻机等来实施。与常规的仅具有正面对准功能的光刻机不同，这种双面对准光刻机除了需要在晶圆的正面上方安装观测镜头外，还需要在晶圆的背面下方布置红外镜头，用于背面与正面的对准。由于需要额外增加光刻设施，这就增加了成本，带来了CMOS与MEMS的工艺兼容性问题。
因此，如果能够通过工艺集成方法，来解决晶圆背面与正面的对准精度问题，就可以避免采用昂贵的双面对准光刻机，因而也就可以避免增加设备投资所带来的成本增加，同时，又可合理解决CMOS与MEMS的工艺兼容性问题。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种晶圆背面对准的工艺集成方法，既可降低制造成本，又可解决CMOS与MEMS的工艺兼容性问题。
为实现上述目的，本发明的技术方案如下：
一种晶圆背面对准的工艺集成方法，包括以下步骤：
步骤S01：提供一衬底，在衬底正面沉积CMP阻挡层；
步骤S02：在衬底中刻蚀形成用作对准标记的深槽；
步骤S03：沉积填充材料，将深槽填满并平坦化；
步骤S04：去除CMP阻挡层，然后继续完成衬底正面剩余的其它工艺；
步骤S05：进行衬底背面研磨，将深槽中的填充材料露出；
步骤S06：在衬底背面沉积掩蔽层，并采用光刻、刻蚀工艺完成衬底背面的图形化。
优选地，步骤S01中，先在衬底正面沉积缓冲层，然后再沉积CMP阻挡层。
优选地，所述缓冲层为通过等离子增强化学气相沉积的二氧化硅薄膜，厚度为500-2000埃。
优选地，所述CMP阻挡层为二氧化硅、氮氧化硅或氮化硅，厚度为50-3000埃。
优选地，步骤S02中，先通过光刻工艺定义对准标记图形，再利用深硅刻蚀工艺对衬底进行刻蚀，形成深度为200-500微米的深槽。
优选地，步骤S03中，先在深槽中沉积扩散阻挡层，然后再沉积填充材料。
优选地，所述填充材料为二氧化硅、聚酰亚胺、钨或铜。
优选地，步骤S05中，所述衬底背面研磨为通过高速率的背面化学机械研磨工艺，将衬底减薄至200-400微米，露出由深槽中的填充材料所形成的对准标记。
优选地，所述掩蔽层为通过等离子增强化学气相沉积的二氧化硅薄膜，厚度为500-5000埃。
优选地，步骤S06中，所述衬底背面的图形化为利用由填充材料在衬底背面形成的对准标记进行光刻对准，然后进行光刻、刻蚀和去胶。
从上述技术方案可以看出，本发明通过从衬底正面向衬底中刻蚀形成用作对准标记的深槽，并通过衬底背面研磨将对准标记露出，从而无需增加双面对准光刻机，即可利用同一对准标记进行晶圆背面与正面的对准，使得MEMS工艺与CMOS工艺更加兼容，并可降低制造成本。
附图说明
图1是本发明一种晶圆背面对准的工艺集成方法流程图；
图2-11是本发明一较佳实施例中根据图1的方法进行晶圆背面对准的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图1，图1是本发明一种晶圆背面对准的工艺集成方法流程图；同时，请参阅图2-11，图2-11是本发明一较佳实施例中根据图1的方法进行晶圆背面对准的工艺步骤示意图，图2-11中形成的分步工艺结构，可分别与图1中的工艺步骤相对应。如图1所示，本发明的一种晶圆背面对准的工艺集成方法，包括以下步骤：
如框01所示，步骤S01：提供一衬底，在衬底正面沉积CMP阻挡层。
请参阅图2-图3。首先，在半导体晶圆衬底101上沉积一层CMP(化学机械研磨)阻挡层103，作为后续对填充材料进行平坦化时的CMP停止层。
作为一可选的实施方式，在沉积CMP阻挡层之前，也可以在衬底101上先沉积一层缓冲层102，作为衬底101和CMP阻挡层103之间的应力缓冲，以及后续填充材料与上层器件之间的隔离，如图2所示；然后，在缓冲层102之上再沉积CMP阻挡层103，如图3所示。其中，所述缓冲层102可以是通过等离子增强化学气相沉积(PECVD)的二氧化硅薄膜，厚度可为500-2000埃；所述CMP阻挡层103可以是通过等离子增强化学气相沉积的二氧化硅、氮氧化硅或氮化硅，厚度可为50-3000埃。例如在本实施例中，可先采用PECVD法沉积二氧化硅薄膜作为缓冲层102，厚度为50-1000埃；然后，再采用PECVD法沉积氮氧化硅薄膜作为CMP阻挡层103，厚度为500-2000埃。
如框02所示，步骤S02：在衬底中刻蚀形成用作对准标记的深槽。
请参阅图4。接下来，可先通过光刻工艺定义对准标记图形，然后再利用深硅刻蚀工艺对衬底101进行刻蚀，在衬底中刻蚀出深槽104，从而形成图示的对准标记104a(图中对准标记104a表现出深槽104的俯视或仰视形态，仅为示意，也可为其它形状的对准标记，以下同)。深槽104的深度可为200-500微米。
如框03所示，步骤S03：沉积填充材料，将深槽填满并平坦化。
请参阅图5。接下来，在深槽104中沉积填充材料105，并将深槽填满。所述填充材料可为填充性较佳的二氧化硅、聚酰亚胺(polyimide)、金属钨或铜。在沉积填充材料前，也可先在深槽中沉积扩散阻挡层(图略)，然后再沉积填充材料；其中，所述扩散阻挡层可采用氮化钛或氮化钽。较佳的，在本实施例中，可先用PVD法溅射扩散阻挡层氮化钽及铜的籽晶层，再采用电化学镀(ECP)法沉积铜作为深槽的填充材料。在其它实施例中，沉积的填充材料也可以是采用热氧氧化法生长二氧化硅，或者是采用旋转涂覆法沉积聚酰亚胺(polyimide)。
在沉积填充材料后，再采用化学机械研磨(CMP)工艺对填充材料层进行平坦化，使得填充材料105的顶端与CMP阻挡层103的表面平齐。其中，在以CMP阻挡层103作为填充材料平坦化时的CMP停止层时，当填充材料为二氧化硅时，CMP阻挡层可为等离子增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)的氮化硅薄膜；当填充材料为金属钨时，CMP阻挡层可为PECVD沉积的氮氧化硅(SiON)薄膜；当填充材料为金属铜时，CMP阻挡层可为物理气相沉积(PVD)法溅射的氮化钽薄膜或PECVD沉积的氮氧化硅薄膜。较佳的，在本实例中，采用金属铜作为填充材料，CMP阻挡层为PECVD沉积的SiON薄膜。
如框04所示，步骤S04：去除CMP阻挡层，然后继续完成衬底正面剩余的其它工艺。
请参阅图6。接下来，需要将CMP阻挡层103去除，方法是在上一步骤对填充材料105进行平坦化的过程中，换用不同的研磨液继续抛除CMP阻挡层103。也可以采用湿法刻蚀去除CMP阻挡层103。此时，深槽被填充材料105完全填充，形成具有与其它层次不同颜色或台阶高度的对准标记104a(请参考图4)，能够轻易被普通光刻机识别出来。
请参阅图7。接下来，可在晶圆正面沉积器件功能层106并图形化，在图形化时即可利用对准标记104a进行光刻对准，同时可进一步形成106层的对准标记106a。
请参阅图8。接下来，可继续完成晶圆正面剩余的其它工艺。与上一步骤类似，可利用光刻对准标记104a或106a完成介质层107、通孔层108等等层次的光刻对准。
如框05所示，步骤S05：进行衬底背面研磨，将深槽中的填充材料露出。
请参阅图9。接下来，对衬底101背面进行研磨，目的是从衬底背面将深槽中的填充材料105露出，从而在衬底101背面也能显示出对准标记。进行衬底背面研磨的方法为通过高速率的背面化学机械研磨工艺，将衬底减薄至200-400微米，从而露出填充材料105及其在背面形成的对准标记104b。
至此，背面的图形化工艺均可利用对准标记104b进行光刻对准。
如框06所示，步骤S06：在衬底背面沉积掩蔽层，并采用光刻、刻蚀工艺完成衬底背面的图形化。
请参阅图10。接下来，可采用PECVD方法，在晶圆衬底背面沉积一层二氧化硅薄膜作为掩蔽层109，厚度可为500-5000埃，以隔离填充材料，同时可用作衬底刻蚀的硬掩膜。
请参阅图11。最后，在衬底背面进行图形化工艺，可利用由填充材料在衬底背面形成的对准标记104b进行光刻对准，然后进行光刻、刻蚀和去胶，在衬底背面刻蚀出MEMS工艺所需的沟槽110，完成衬底背面的图形化。
综上所述，本发明通过从衬底正面向衬底中刻蚀形成用作对准标记的深槽，并通过衬底背面研磨将对准标记露出，从而无需增加双面对准光刻机，即可利用同一对准标记进行晶圆背面与正面的对准，使得MEMS工艺与CMOS工艺更加兼容，并可降低制造成本。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种晶圆背面对准的工艺集成方法，其特征在于，包括以下步骤：
步骤S01：提供一衬底，在衬底正面沉积CMP阻挡层；
步骤S02：在衬底中刻蚀形成用作对准标记的深槽；
步骤S03：沉积填充材料，将深槽填满并平坦化；
步骤S04：去除CMP阻挡层，然后继续完成衬底正面剩余的其它工艺；
步骤S05：进行衬底背面研磨，将深槽中的填充材料露出；
步骤S06：在衬底背面沉积掩蔽层，并采用光刻、刻蚀工艺完成衬底背面的图形化。
2.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，步骤S01中，先在衬底正面沉积缓冲层，然后再沉积CMP阻挡层。
3.根据权利要求2所述的晶圆背面对准的工艺集成方法，其特征在于，所述缓冲层为通过等离子增强化学气相沉积的二氧化硅薄膜，厚度为500-2000埃。
4.根据权利要求1或2所述的晶圆背面对准的工艺集成方法，其特征在于，所述CMP阻挡层为二氧化硅、氮氧化硅或氮化硅，厚度为50-3000埃。
5.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，步骤S02中，先通过光刻工艺定义对准标记图形，再利用深硅刻蚀工艺对衬底进行刻蚀，形成深度为200-500微米的深槽。
6.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，步骤S03中，先在深槽中沉积扩散阻挡层，然后再沉积填充材料。
7.根据权利要求1或6所述的晶圆背面对准的工艺集成方法，其特征在于，所述填充材料为二氧化硅、聚酰亚胺、钨或铜。
8.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，步骤S05中，所述衬底背面研磨为通过高速率的背面化学机械研磨工艺，将衬底减薄至200-400微米，露出由深槽中的填充材料所形成的对准标记。
9.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，所述掩蔽层为通过等离子增强化学气相沉积的二氧化硅薄膜，厚度为500-5000埃。
10.根据权利要求1所述的晶圆背面对准的工艺集成方法，其特征在于，步骤S06中，所述衬底背面的图形化为利用由填充材料在衬底背面形成的对准标记进行光刻对准，然后进行光刻、刻蚀和去胶。
CN201510915731.3A 2015-12-10 2015-12-10 一种晶圆背面对准的工艺集成方法 Pending CN105502284A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510915731.3A CN105502284A (zh) 2015-12-10 2015-12-10 一种晶圆背面对准的工艺集成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510915731.3A CN105502284A (zh) 2015-12-10 2015-12-10 一种晶圆背面对准的工艺集成方法

Publications (1)

Publication Number Publication Date
CN105502284A true CN105502284A (zh) 2016-04-20

Family

ID=55710671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510915731.3A Pending CN105502284A (zh) 2015-12-10 2015-12-10 一种晶圆背面对准的工艺集成方法

Country Status (1)

Country Link
CN (1) CN105502284A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107968133A (zh) * 2017-10-24 2018-04-27 中国电子科技集团公司第十研究所 一种探测器芯片背面对准方法
CN109534283A (zh) * 2018-11-15 2019-03-29 赛莱克斯微系统科技（北京）有限公司 一种微机电器件制备方法及装置
CN110310923A (zh) * 2019-07-01 2019-10-08 李怡慧 功率元件的制造方法及其结构
CN110453221A (zh) * 2018-05-08 2019-11-15 住友重机械工业株式会社 板处理装置及板处理方法
CN110854053A (zh) * 2019-11-19 2020-02-28 上海华力微电子有限公司 键合标记的制备方法、晶圆键合方法、键合标记及半导体器件
CN113410175A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种tsv导电通孔结构制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270646A (zh) * 2010-06-01 2011-12-07 格科微电子（上海）有限公司 背面照光的cmos图像传感器
CN103050480A (zh) * 2012-08-14 2013-04-17 上海华虹Nec电子有限公司 硅片的背面图形化的工艺方法
CN103165442A (zh) * 2011-12-12 2013-06-19 上海华虹Nec电子有限公司 背面图形化的方法
CN103811407A (zh) * 2012-11-06 2014-05-21 上海华虹宏力半导体制造有限公司 硅片的背面图形化的工艺方法
US20150028499A1 (en) * 2013-07-23 2015-01-29 Analog Devices, Inc. Apparatus and Method for Forming Alignment Features for Back Side Processing of a Wafer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270646A (zh) * 2010-06-01 2011-12-07 格科微电子（上海）有限公司 背面照光的cmos图像传感器
CN103165442A (zh) * 2011-12-12 2013-06-19 上海华虹Nec电子有限公司 背面图形化的方法
CN103050480A (zh) * 2012-08-14 2013-04-17 上海华虹Nec电子有限公司 硅片的背面图形化的工艺方法
CN103811407A (zh) * 2012-11-06 2014-05-21 上海华虹宏力半导体制造有限公司 硅片的背面图形化的工艺方法
US20150028499A1 (en) * 2013-07-23 2015-01-29 Analog Devices, Inc. Apparatus and Method for Forming Alignment Features for Back Side Processing of a Wafer

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107968133A (zh) * 2017-10-24 2018-04-27 中国电子科技集团公司第十研究所 一种探测器芯片背面对准方法
CN110453221A (zh) * 2018-05-08 2019-11-15 住友重机械工业株式会社 板处理装置及板处理方法
CN109534283A (zh) * 2018-11-15 2019-03-29 赛莱克斯微系统科技（北京）有限公司 一种微机电器件制备方法及装置
CN109534283B (zh) * 2018-11-15 2020-09-25 赛莱克斯微系统科技（北京）有限公司 一种微机电器件制备方法及装置
CN110310923A (zh) * 2019-07-01 2019-10-08 李怡慧 功率元件的制造方法及其结构
CN110310923B (zh) * 2019-07-01 2022-02-15 李怡慧 功率元件的制造方法及其结构
CN110854053A (zh) * 2019-11-19 2020-02-28 上海华力微电子有限公司 键合标记的制备方法、晶圆键合方法、键合标记及半导体器件
CN113410175A (zh) * 2021-06-15 2021-09-17 西安微电子技术研究所 一种tsv导电通孔结构制备方法
CN113410175B (zh) * 2021-06-15 2023-06-02 西安微电子技术研究所 一种tsv导电通孔结构制备方法

Similar Documents

Publication Publication Date Title
CN105502284A (zh) 一种晶圆背面对准的工艺集成方法
US10779100B2 (en) Method for manufacturing a microphone
US20100273286A1 (en) Method Of Fabricating An Integrated CMOS-MEMS Device
US7883917B2 (en) Semiconductor device with bonding pad
US8772125B2 (en) Method of double-sided patterning
CN107017197A (zh) 半导体结构和其制造方法
US20100006972A1 (en) Wafer scale membrane for three-dimensional integrated circuit device fabrication
JP2011135047A (ja) 非平面マイクロエレクトロニクスコンポーネントを生産するための方法
CN108693696B (zh) 极紫外光微影(euvl)反射型掩膜
CN105428309A (zh) Tsv通孔的制作工艺方法及多种孔深的盲孔或tsv通孔的制作工艺方法
TWI579971B (zh) 半導體裝置之製造方法
US7732299B2 (en) Process for wafer bonding
JP2015138971A (ja) 埋め込み絶縁領域を備えた半導体基板上のサーモパイル・ピクセルの形成のためのｃｍｏｓ集積方法
US9741684B2 (en) Wafer bonding edge protection using double patterning with edge exposure
CN102275865A (zh) 压力传感器及其制造方法
CN103066016A (zh) 一种晶圆自对准硅通孔连接方法
US8993368B2 (en) Method for manufacturing an opto-microelectronic device
US9568386B2 (en) MEMS device with protective structure
US8822141B1 (en) Front side wafer ID processing
US10090264B2 (en) Method to improve CMP scratch resistance for non planar surfaces
US10906802B2 (en) Actuator layer patterning with topography
CN101562147A (zh) 一种去除残留缺陷的方法
CN104909334B (zh) Mems器件的制作方法
US20220106188A1 (en) Actuator layer patterning with topography
CN109534283B (zh) 一种微机电器件制备方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160420

WD01 Invention patent application deemed withdrawn after publication