CN105468071A - 一种带隙基准电压源电路和集成电路 - Google Patents

Abstract

本发明提供一种带隙基准电压源电路和集成电路，所述带隙基准电压源电路包括：核心电路、启动电路和修调电路，其中，所述修调电路位于核心位置，用于补偿所述核心电路中与电压输出端连接的双极型晶体管的射极电流，所述修调电路包括用于复制电流的镜像电流管以及用于控制所述复制电流导通与关断的开关管。根据本发明的带隙电路，通过外部寄存器调制，改变流过双极型晶体管BJT的电流，调节输出电压，进而改变带隙电路的输出电压的变化范围，实现修调的目的，并且具有功耗小，实现简单，修调精确等优点。

Description

一种带隙基准电压源电路和集成电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种带隙基准电压源电路和集成电路。

背景技术

基准电压源广泛应用于数字/模拟，模拟/数字(D/A、A/D)转换器、电源管理芯片、数据采集系统、电压调节器以及各种测试设备。带隙(Bandgap)电压与其他电压基准相比，具有低温度系数、高电源抑制比、与标准CMOS工艺兼容以及长期稳定性等优点，因而使得带隙(Bandgap)电压始终是集成电路中一个重要的单元模块，其温度稳定性以及抗噪声能力直接影响整个电路的精度和性能。

在高精度的集成电路系统中，低温度系数﹑高电源抑制比﹑低工作电压带隙基准的设计十分重要。传统的带隙电路其输出的基准电压随工艺变化比较大，这样在一些要求比较高，而且把带隙电路作为核心的芯片上，输出电压的变化就显的尤为关键。因此有必要对输出基准电压进行修调(Trim)，使在工艺变化比较大的情况下，带隙电路输出电压能比较稳定。由于工艺的变化导致器件的容差和失配，导致带隙电路性能的降低。

因此，有必要提出一种新的带隙基准电压源电路，以解决现有技术的不足。

发明内容

针对现有技术的不足，本发明提供一种带隙基准电压源电路，包括：核心电路、启动电路和修调电路，其中，所述修调电路位于核心位置，用于补偿所述核心电路中与电压输出端连接的双极型晶体管的射极电流，所述修调电路包括用于复制电流的镜像电流管以及用于控制所述复制电流导通与关断的开关管。

进一步，所述开关管控制电压通过额外的数字单元来实现。

进一步，所述核心电路包括第一PMOS管、第二PMOS管、第三PMOS管、运算放大器、第一电阻、第二电阻、第一PNP管、第二PNP管和第三PNP管。

进一步，所述第一PMOS管的源极、所述第二PMOS管M1的源极和所述第三PMOS管M2的源极均连接电源VDD；

所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极均连接在一起并与所述运算放大器的输出端连接；

所述第一PNP管的基极和集电极、所述第二PNP管的基极和集电极以及所述第三PNP管的基极和集电极均与地信号连接；

所述第一PNP管的射极通过所述第一电阻与所述运算放大器的第一输入端连接；

所述第二PNP管的射极与所述第二PMOS管的漏极均与所述运算放大器的第二输入端连接；

所述第三PNP管的射极通过所述第二电阻与所述第三PMOS管的漏极连接引出电压输出端。

进一步，所述修调电路为3比特修调电路。

进一步，所述修调电路包括第一镜像PMOS管、第二镜像PMOS管和第三镜像PMOS管，以及第一开关管、第二开关管和第三开关管。

进一步，所述第一镜像PMOS管、所述第二镜像PMOS管和所述第三镜像PMOS管的源极均连接电源VDD；

所述第一镜像PMOS管、所述第二镜像PMOS管和所述第三镜像PMOS管的栅极均连接所述运算放大器的输出端；

所述第一镜像PMOS管的漏极与所述第一开关管的源极连接；

所述第二镜像PMOS管的漏极与所述第二开关管的源极连接；

所述第三镜像PMOS管的漏极与所述第三开关管的源极连接；

所述第一开关管、所述第二开关管和所述第三开关管的栅极分别连接第一控制信号、第二控制信号和第三控制信号；

所述第一开关管、所述第二开关管和所述第三开关管的漏极均连接所述第三PNP管的射极。

进一步，所述启动电路包括第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管和第二NMOS管。

进一步，

所述第四PMOS管的源极连接电源VDD，所述第四PMOS管的漏极连接第五PMOS管的源极；

所述第五PMOS管的漏极连接所述第六PMOS管的源极；

所述第六PMOS管的漏极、所述第一NMOS管的漏极和所述第二NMOS管的栅极电连接；

所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的栅极连接所述电压输出端；

所述第二NMOS管的漏极连接所述运算放大器的输出端；

所述第四PMOS管、所述第五PMOS管、所述第六PMOS管的栅极均接地。

本发明还提供一种集成电路，包括上述的带隙基准电压源电路。

综上所述，根据本发明的带隙电路，通过外部寄存器调制，改变流过双极型晶体管BJT的电流，调节输出电压，进而改变带隙电路的输出电压的变化范围，实现修调的目的，并且具有功耗小，实现简单，修调精确等优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明实施例一中带隙基准电压源电路图；

图2为不包含修调电路的带隙基准电压源电路的仿真结果图；

图3为本发明实施例一中可修调的带隙基准电压源电路的仿真结果图；

图4为另外一种实现方式的带隙基准电压源电路图；

图5为第三种实现方式的带隙基准电压源电路图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的电路，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图1来对本发明实施例的可修调的带隙电路进行详细描述。

图1是本发明实施例的带隙基准电压源电路图。包括核心电路、启动电路和修调电路。其中第一PMOS管M0、第二PMOS管M1、第三PMOS管M2；运算放大器OPAMP；第一电阻R0、第二电阻R1；第一PNP管P0、第二PNP管P1、第三PNP管P2，组成核心电路。

在一个示例中，第一PMOS管M0的源极、第二PMOS管M1的源极和第三PMOS管M2的源极均连接电源VDD。第一PMOS管M0的栅极、第二PMOS管M1的栅极和第三PMOS管M2的栅极均连接在一起并与运算放大器OPAMP的输出端连接。第一PNP管P0的基极和集电极、第二PNP管P1的基极和集电极和第三PNP管P2的基极和集电极均与地信号连接。第一PNP管P0的射极通过第一电阻R0与运算放大器OPAMP的第一输入端连接，第二PNP管P1的射极与第二PMOS管M1的漏极均与运算放大器OPAMP的第二输入端连接。第三PNP管P2的射极通过第二电阻R1与第三PMOS管M2的漏极连接引出电压输出端VBG。

还包括启动电路，所述启动电路包括第四PMOS管M6、第五PMOS管M7、第六PMOS管M8、第一NMOS管M9和第二NMOS管M10。

其中，所述第四PMOS管M6的源极连接电源VDD，所述第四PMOS管M6的漏极连接第五PMOS管M7的源极。第五PMOS管M7的漏极连接第六PMOS管M8的源极。第六PMOS管M8的漏极、第一NMOS管M9的漏极和第二NMOS管M10的栅极电连接。第一NMOS管M9的源极和第二NMOS管M10的源极均接地，第一NMOS管M9的栅极连接电压输出端VBG。第二NMOS管M10的漏极连接运算放大器OPAMP的输出端。第四PMOS管M6、第五PMOS管M7、第六PMOS管M8的栅极均接地。

当只用上述核心电路和启动电路组成带隙电路，其输出电压VBG由以下公式(1)得出

VBG＝VEB2+△VEB*R1/R0(1)

其中VEB2为第三PNP管P2的射极基极电压差，△VEB为第二PNP管P1和第一PNP管P0的射极电压差。

△VEB又可以由以下公式(2)得出：

△VEB＝VT*lnN＝kT/q*lnN(2)

其中VT为热电压，k为波尔兹曼常数，q为单位电子电荷，N为第一PNP管P0和第二PNP管P1的射极面积的比值。可以看出室温下VT为常数。

从以上公式中可以看出，对于VBG随工艺的变化，只要调整VEB2的电压值就可以使VBG保持稳定。

而VEB2可以由以下公式(3)得出：

VEB2＝VT*ln(IC2/IS2)(3)

其中VT为热电压，IC2为第三PNP管P2的集电极电流，IS2为第三PNP管P2的反向饱和电流。

从公式中可以看出，只要改变IC2的值，进而就可以改变VEB2的值。

在上述基础上，本发明实施例引入一个修调电路。参考图1中虚线框中的电路图。所述修调电路位于核心位置，用于补偿所述核心电路中与电压输出端连接的三极管的射极电流。

示例性地，所述修调电路为3比特(bit)修调电路。修调电路由第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5，以及第一开关管M11，第二开关管M12和第三开关管M13组成。其中，第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5用于复制电流，以补偿与电压输出端连接的三极管的射极电流。

具体地，第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5的源极均连接电源VDD。第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5的栅极均连接运算放大器OPAMP的输出端。第一镜像PMOS管M3的漏极与第一开关管M11的源极连接。第二镜像PMOS管M4的漏极与第二开关管M12的源极连接。第三镜像PMOS管M5的漏极与第三开关管M13的源极连接。第一开关管M11，第二开关管M12和第三开关管M13的栅极分别连接第一控制信号S0、第二控制信号S1和第三控制信号S2。第一开关管M11，第二开关管M12和第三开关管M13的漏极均连接第三PNP管P2的射极。

第一控制信号S0、第二控制信号S1和第三控制信号S2用于控制开关管的导通与关断，进而打开或关闭流入第三PNP管P2的电流。示例性地，所述第一开关管M11，第二开关管M12和第三开关管M13控制电压需要额外的数字单元来实现。

根据需要调整的电压值△VEB2，由公式△VEB2＝VT*ln(△IC2/IS2)得出。

计算得出需要调整的电流值△IC2，然后根据镜像电流源的比例关系计算得出第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5的尺寸。

图2给出了没有修调时的仿真结果，可以看出带隙电路的输出电压VBG的变化范围△V1(图中虚箭头所示)比较大，图3给出了有修调时的仿真结果，带隙电路的输出电压VBG的变化范围△V2(图中虚箭头所示)明显减小。由此可说明本发明实施例的方案是可行合理的。

图4示出了另外一种实现修调的方式，将修调电路直接与带隙电路的电压输出端VBG连接。通常第二电阻R1是阻值比较大的电阻，如果需要调整的电压值△VEB2比较小，也就是需要的△IC2比较小，这样在大电阻值上实现小电压，那么第一镜像PMOS管M3、第二镜像PMOS管M4和第三镜像PMOS管M5尺寸的选取就比较难，因为需要选择尺寸很小的MOS管，这样MOS管的失配就会造成很大的误差，很难实现修调，所以这种实现方式不可取。

图5是示出了第三种实现修调的方式，将第一开关管M11，第二开关管M12和第三开关管M13换为多路开关，一路连接第三PNP管P2的射极，一路连接地，如图中虚箭头所示。需要修调时，打开控制信号S0，S1，S2，不需要时通过反向信号把电流导向地。这种方式的缺点是，在不需要修调的情况下时产生了过多的电流，增加了功耗，所以这种实现方式不可取。

综上所述，根据本发明的带隙电路，通过外部寄存器调制，改变流过双极型晶体管BJT的电流，调节输出电压，进而改变带隙电路的输出电压的变化范围，实现修调的目的，并且具有功耗小，实现简单，修调精确等优点。

实施例二

本发明还提供一种包括实施例一中所述的带隙基准电压源电路的集成电路。

由于所使用的带隙基准电压源电路具有功耗小，实现简单，修调精确等优点，故集成电路同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种带隙基准电压源电路，包括：核心电路、启动电路和修调电路，其中，所述修调电路位于核心位置，用于补偿所述核心电路中与电压输出端连接的双极型晶体管的射极电流，所述修调电路包括用于复制电流的镜像电流管以及用于控制所述复制电流导通与关断的开关管。

2.根据权利要求1所述的电路，其特征在于，所述开关管控制电压通过额外的数字单元来实现。

3.根据权利要求1所述的电路，其特征在于，所述核心电路包括第一PMOS管、第二PMOS管、第三PMOS管、运算放大器、第一电阻、第二电阻、第一PNP管、第二PNP管和第三PNP管。

4.根据权利要求3所述的电路，其特征在于，

所述第一PMOS管的源极、所述第二PMOS管M1的源极和所述第三PMOS管M2的源极均连接电源VDD；

所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极均连接在一起并与所述运算放大器的输出端连接；

所述第一PNP管的基极和集电极、所述第二PNP管的基极和集电极以及所述第三PNP管的基极和集电极均与地信号连接；

所述第一PNP管的射极通过所述第一电阻与所述运算放大器的第一输入端连接；

所述第二PNP管的射极与所述第二PMOS管的漏极均与所述运算放大器的第二输入端连接；

所述第三PNP管的射极通过所述第二电阻与所述第三PMOS管的漏极连接引出电压输出端。

5.根据权利要求1所述的电路，其特征在于，所述修调电路为3比特修调电路。

6.根据权利要求1所述的电路，其特征在于，所述修调电路包括第一镜像PMOS管、第二镜像PMOS管和第三镜像PMOS管，以及第一开关管、第二开关管和第三开关管。

7.根据权利要求6所述的电路，其特征在于，

所述第一镜像PMOS管、所述第二镜像PMOS管和所述第三镜像PMOS管的源极均连接电源VDD；

所述第一镜像PMOS管、所述第二镜像PMOS管和所述第三镜像PMOS管的栅极均连接所述运算放大器的输出端；

所述第一镜像PMOS管的漏极与所述第一开关管的源极连接；

所述第二镜像PMOS管的漏极与所述第二开关管的源极连接；

所述第三镜像PMOS管的漏极与所述第三开关管的源极连接；

所述第一开关管、所述第二开关管和所述第三开关管的栅极分别连接第一控制信号、第二控制信号和第三控制信号；

所述第一开关管、所述第二开关管和所述第三开关管的漏极均连接所述第三PNP管的射极。

8.根据权利要求1所述的电路，其特征在于，所述启动电路包括第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管和第二NMOS管。

9.根据权利要求8所述的电路，其特征在于，

所述第四PMOS管的源极连接电源VDD，所述第四PMOS管的漏极连接第五PMOS管的源极；

所述第五PMOS管的漏极连接所述第六PMOS管的源极；

所述第六PMOS管的漏极、所述第一NMOS管的漏极和所述第二NMOS管的栅极电连接；

所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的栅极连接所述电压输出端；

所述第二NMOS管的漏极连接所述运算放大器的输出端；

所述第四PMOS管、所述第五PMOS管、所述第六PMOS管的栅极均接地。

10.一种集成电路，其特征在于，包括权利要求1-9任一项所述的带隙基准电压源电路。