CN1054442C - 用于可编程逻辑控制器的高速梯形指令处理系统 - Google Patents
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Abstract
一种用于可编程逻辑控制器的高速指令处理系统，包括通过两个总线系统相互连接的程序计数器、第一多路转换器、用户存贮器、执行指令存贮器、第二多路转换器、数据存贮器、特征位寄存器、缓冲器、操作状态控制器、以及逻辑/译码器单元。其中，对在所述数据存贮器中存贮的相应于第一处理周期的一个所述用户数据的访问，与对在所述用户存贮器存贮的相应于不同于所述第一处理周期的第二处理周期的一个所述执行指令的处理同时进行。
Description
本发明涉及一种用于可编程逻辑控制器的高速梯形指令处理系统。
在常规的可编程逻辑控制器(“PLC”)中，每个梯形指令是在中央处理单元(CPU)中利用一固有的程序处理的。在具有一个单总线系统结构中的常规PLC中，每个指令的处理需要几个微秒(μS)，这么长的指令处理时间给系统的总的处理时间带来不利的影响。特别是，当在这种常规PLC中使用一个辅助电路时，则需要多个总线周期来处理每个指令，因而该系统就需要一个长的总的处理时间。
本发明的目的是要减小用于一可编程逻辑控制器的梯形指令的处理时间。为了实现这个目的和根据本发明的用途，如象这里概括描述的那样，本发明的可编程逻辑控制器使用了一种提高可编程逻辑控制器指令处理速度的指令处理系统，所述可编程逻辑控制器包括中央处理单元(CPU)(10)、经第一地址总线与CPU连接的地址译码器(20)、经第一数据总线与CPU连接的存贮器(150，160)、所述指令处理系统、经由所述第一地址总线和第一数据总线构成的第一总线系统与CPU连接的第一双向缓冲器(60)、经该第一总线系统与CPU连接的第二双向缓冲器(100)，所述指令处理系统的特征在于，它包括：程序计数器(30)，用于响应于时钟信号和其输入信号产生每一个要执行的用户指令的地址；第一多路转换器(40)，其一个输入端经第一地址总线与CPU连接，另一输入端连接到所述程序计数器，用于向第二地址总线提供其输出；用户存贮器(50)，经所述第二地址总线与所述第一多路转换器连接，用于存贮不同处理周期的指令并将所存贮的指令提供给第二数据总线；执行指令存贮器(70)，经所述第二数据总线与用户存贮器连接，用于暂时存贮以指定次序从用户存贮器读取的执行指令；第二多路转换器(80)，其一个输入端与CPU连接，另一输入端经指令总线与所述执行指令存贮器连接，用于向第三地址总线提供其输出；数据存贮器(90)，经所述第三地址总线与所述第二多路转换器连接，并且经第三数据总线与所述第二双向缓冲器连接，用于按由第三地址总线提供的地址存储不同处理周期的用户数据；特征位寄存器(110)，用于控制所述执行指令的执行；缓冲器(120)，与所述特征位寄存器连接，以便使CPU检查所述特征位寄存器的状态；操作状态控制器(130)，与所述特征位寄存器连接，用于产生一个或更多的控制信号，控制所述执行指令的执行；以及逻辑/译码器单元(140)，与所述操作状态控制器连接，用于采用所述数据存贮器经所述第三数据总线提供的所述用户数据，译码所述执行指令并执行逻辑操作；其中，对在所述数据存贮器中存贮的相应于第一处理周期的一个所述用户数据的访问，实质上与对在所述用户存贮器存贮的相应于不同于所述第一处理周期的第二处理周期的一个所述执行指令的处理同时进行。
在上述的指令处理系统中，所述用户指令包括由操作码和操作数组成的指令代码；所述操作码包括与所述用户数据的执行有关的操作数据，所述操作数包括一个字地址和一个比特数；所述字地址表示所述数据存贮器装置中存贮的相应用户数据的位置；所述比特数表示所述字中一个比特的位置，该比特用于存贮与所述执行指令有关的所述逻辑操作的结果。
按照本发明的梯形指令处理系统，为了减小用于处理每个指令的时间，在使用多总线系统的情况下，在相同总线周期内，指令的执行/读取操作是同时进行的，每个总线系统由一地址总线和一数据总线所构成。
本发明的其它目的和优点将在下面的说明部分中得以叙述，从下面的说明部分中可显而易见这些目的和优点，或者可以由本发明的实践中了解到。本发明的这些目的和优点借助于在所附的权利要求中详细指出的元件和组合将会实现和达到。
附图与说明书构成部分相结合，表明了本发明的一个实施例，并与说明书一起用于解释本发明的原理。
图1是根据本发明的一个实施例给出的具有一高速梯形指令处理系统的一个可编程逻辑控制器的方框图；
图2A给出了表明在图1A的可编程逻辑控制器的用户存贮器中所存贮的用户可定义指令码的典型置位表；
图2B给出了表明在图1B的可编程逻辑控制器的数据存贮器中所存贮的用户可定义数据的典型置位表；
图3是图1A和1B的可编程逻辑控制器在不同的处理时期信号的时序的典型置位。
现在详细说明附图示出的本发明的最佳实施例。在整个附图中所涉及的相同或类似的部分将使用相同的标号。
参见图1，该可编程逻辑控制器(PLC)包括有一个用来控制该PLC的所有操作的中央处理单元(CPU)10。地址译码器20通过第一地址总线连接到CPU 10。存贮器150、160连接到CPU，用来通过第一数据总线将数据存贮在其中。该第一地址和数据总线共同构成第一总线系统。
具体来说，该PLC包括一高速梯形指令处理系统(“指令处理系统”)。该指令处理系统更可取的是包括一个程序计数器30，该程序计数器30响应于加到程序计数器30的时钟信号C1和输入信号-L1而对每个梯形指令(后面称为“执行指令”)提供一个地址。该指令处理系统紧接着包括第一多路转换器40，该第一多路转换器40具有一个通过第一地址总线连接到CPU 10的输入端A和一个连接到程序计数器30的输入端B。多路转换器40根据控制信号-G1从输入端A或B的任一个中选择数据，并将选择的数据提供给第二地址总线。
紧接着该指令处理系统包括一个连接到第一多路转换器40的用户存贮器50，该用户存贮器50用来在由第二地址总线所提供的地址中存贮由该PLC的用户所规定的执行指令，并且将被存贮的执行指令提供给第二数据总线。该第二地址和数据总线共同构成第二总线系统。
具体说，该PLC进一步包括一个通过第一总线系统连接到CPU 10的第一双向缓冲器60。当CPU 10向用户存贮器50存贮数据或从其中读出数据以及当CPU 10初始化(即置初始值)程序计数器30时，利用缓冲器60进行缓冲。
该PLC的指令处理系统接着包括一个连接到用户存贮器50的执行指令存贮器70。执行指令存贮器70暂时存贮按照指定的顺序通过第二数据总线从用户存贮器50访问的执行指令。该指令处理系统接着包括一个具有连接到CPU10的A端和通过一条指令总线连接到执行指令存贮器70的B端的第二多路转换器80。多路转换器80根据控制信号-G2从这两个输入端中任一个输入端中选择数据，并将所选择的数据提供给第三地址总线。该指令处理系统接着包括与第二多路转换器80相连的一个数据存贮器90。数据存贮器90在由第三地址总线所提供的地址中存贮由用户提供的用户数据。
该PLC进一步包括一个第二双向缓冲器100，第二双向缓冲器100经第一总线系统连接到CPU10，并使CPU10从数据存贮器90读取用户数据和/或数据存贮器90写入用户数据更为容易。该PLC的指令处理系统接着包括一个用来控制该执行指令执行的特征位寄存器110，以及一个与特征位寄存器110相连接用来使得CPU10检验特征位寄存器110的状态更为容易的缓冲器120。
该指令处理系统接着包括一个连接到特征位寄存器110的操作状态控制器130。根据特征位寄存器110的状态，控制器130产生一个或多个控制信号去控制与执行指令的执行有关的操作。该指令处理系统接着包括一个连接到操作状态控制器130的逻辑/译码单元140。逻辑/译码单元140对该执行指令译码并根据被译码的执行指令利用从第三总线系统提供的用户数据而执行逻辑操作。
下面来解释上面所概括的本发明的具有高速梯形指令处理系统的PLC的工作。
通过第一双向缓冲器60，CPU 10给程序计数器30的输入端D提供一个具有低电平“L”(即，一个“0000”状态)的信号去初始化程序计数器30，也就是将程序计数器30的一个输出端Q置为零“0”值。当操作状态控制器130同时地分别向第一和第二双向缓冲器60和100的使能端-E以及分别向第一和第二多路转换器40和80的输入端A提供具有高电平“H”(即，与“0000”状态相反)的控制信号-G1和-G2时，则程序计数器30的输出端Q和执行指令存贮器70的输出端Q上的信号被提供到第一和第二多路转换器40和80的输入端B。
每当时钟信号C1提供给程序计数器30的时钟端C1时，程序计数器30则提供一个具有增量幅值的计数信号，并且该被增量的计数信号被提供给第一多路转换器40。然后，当控制信号-G1具有高电平“H”时，该增量的计数信号通过第二地址总线提供给用户存贮器50以便在用户贮器50中指定相应的地址。然后，存贮在用户存贮器50中的相应的地址中的用户指定的执行指令被读出，并通过第二数据总线提供给执行指令存贮器70。执行指令存贮器70这时暂时地存贮从第二总线系统所提的执行指令。
参见图2A，该执行指令包括有一个指令代码，该标准的指令代码包括两部分：操作码和操作数。该操作码包括与用户数据的执行有关的操作数据，该操作数包括一个字地址和一个比特数。该字地址指的是存贮在数据存贮器90中的相应的用户数据的位置，该比特数是指在该字中一个比特的位置。这个比特是用来存贮与执行指令相关的逻辑操作的结果的。
如上所述，该执行指令被暂时地存贮在执行指令存贮器70中，并且通过指令总线提供给第二多路转换器80。该指令的字地址根据控制信号-G2而被暂时地存贮在多路转换器80中，该控制信号-G2同时加到第二双向缓冲器100的使能端-E。在第二多路转换器80中存贮的字地址通过第三地址总线提供给数据存贮器90，并且在数据存贮器90中存贮的相应字地址的用户数据被读出，并通过第三数据总线提供给逻辑/译码单元140的数据端D，和经第二双向缓冲器100通过第一总线系统提供给CPU 10。
通过指令总线，执行指令存贮器70还将相同的执行指令提供给逻辑/译码单元140的指令输入端I。然后，逻辑/译码单元140利用该指令中的操作码和比特数对该执行指令译码，并且通过第三总线系统将来自数据存贮器90的用户数据提供给逻辑/译码单元140的数据端D。
如果提供给逻辑/译码单元140的执行指令串中相应于助记符“OUT”(如图2A所示)的指令被译码，则逻辑/译码单元140通过它的输出端OUT给操作状态控制器130提供一个相应的信号，因而操作状态控制器130产生一个相应于该相应信号的恰当的操作控制信号。在所有时间上操作状态控制器130检验特征位寄存器110的状态。
如果在梯形指令(即执行指令)执行期间，相应于助记符“END”(如图2B所示)的指令被提供给逻辑/译码单元140以终止该执行时，则逻辑/译码单元140通过它的END端提供一个高电平“H”信号到特征位寄存器110的清零端CLR去清零特征位寄存器110，因而特征位寄存器110的输出端Q上的信号变为低电平“L”。因此，如果操作状态控制器130提供一个控制信号去终止该操作，则缓冲器120响应于来自地址译码器20的一个使能信号-E3，通过第一数据总线向CPU 10提供一个输出信号，并且CPU 10通过第一数据总线又去检验特征位寄存器110的状态并确定存贮在用户存贮器50中的该指令的执行是否终止。
下面参照附图2A和2B以及图3，根据本发明的实施例来对可编程逻辑控制器的高速梯形指令处理系统的工作作更详细的说明。
在图2A和2B中分别示出了在操作开始时由用户提供的执行指令串(即梯形指令串)的一个典型程序和一个典型的数据集。该指令程序和用户数据被分别存贮在用户存贮器50和数据存贮器90中。CPU 10对程序计数器30初始化(即置初始值)以启动执行在用户存贮器50中存贮的执行指令程序。更详细地说，为了初始化程序计数器30，通过地址译码器20，CPU 10向锁存输出端-L1提供一个低电平“L”信号，如图3中的时序(E)所示。当该低电平“H”信号提供给锁存输出端-L1和程序计数器30的锁存输入端-L时，则程序计数器30进入锁存状态。
来自操作状态控制器130的具有低电平“L”的控制信号-G1和-G2被提供给第一和第二双向缓冲器60和100，以启动第一和第二双向缓冲器60和100，如图3中的时序(E)所示。因而，如图3中的时序(B)所示，在连接到CPU 10的数据端D的第一数据总线上通过第一双向缓冲器60将“0000”值提供给程序计数器30而使得程序计数器30的初始值被置为零“0”值。
当程序计数器30被初始化时，CPU10通过地址译码器20给锁存输出端-L1和控制端-G1和-G2提供一个高电平“H”信号，如图3中的时序(E)所示，并且将该高电平“H”信号提供给程序计数器30的锁存输入端-L。因为特征位寄存器110的时钟端CK被连接到锁存输入端-L，所以该高电平“H”信号现在是作为一个时钟信号来操作特征位寄存器110的，并且该高电平“H”信号通过特征位寄存器110的输出端Q被提供给操作状态控制器130的一个START端。根据来自特征位寄存器110被提供给它的START端的信号，操作状态控制器130提供恰当的控制信号去执行在用户存贮器50中存贮的用户指定的执行指令，如图3中的时序(F)所示。
如在图3中的时序(G)所示，操作状态控制器130提供具有低电平“L”的使能信号-E6和-E7去启动用户存贮器50和数据存贮器90。而且，如图3中的时序(J)、(L)和(S)所示，操作状态控制器130提供时钟信号C1，C2和C3以及读信号-RD2和-RD3去启动读取在用户存贮器50和数据存贮器90中存贮的数据。
译码器20提供一个加到缓冲器120的使能信号-E3使得CPU10去检测缓冲器120的输出，以便通过第一数据总线去检验特征位寄存器110的状态并确定该梯形(执行)指令是否执行于检验状态。当一个高电平“H”信号加到操作状态控制器130的START端时，共同连接到CPU10的第一数据总线的第一和第二双向缓冲器60和100被来自操作状态控制器130的信号S1和S2所禁止，并且第一和第二双向缓冲器60和100的操作被禁止。
第一和第二多路转换器40和80具有一个共同连接到CPU10的第一地址总线的输入端A，另一个输入端B被分别连接到程序计数器30和执行指令存贮器70。第一和第二多路转换器40和80分别从程序计数器30和执行指令存贮器70有选择地提供一个信号。另外，根据来自操作状态控制器130的控制信号而执行在用户存贮器50中存贮的梯形(执行)指令。
例如，当程序计数器30的初始零“0”值通过第二地址总线提供到第一多路转换器40，并随后提供给用户存贮器50的地址端A时，如图3中的时序(H)所示，在用户存贮器50中存贮的指令串的相应于助记符“STR0000”的被存贮在用户存贮器50中的地址“0000”(图2A所示)的指令被提供给第二数据总线，如图3中时序(I)所示。
参见图3中时序(J)，来自操作状态控制器130的每个时间控制信号C2被提供给执行指令存贮器70的C2端，控制信号C2作为时钟信号工作，并且执行指令存贮器70将暂时存贮在其中的执行指令提供给该指令总线。同样，来自操作状态控制器130的每个时间控制信号C1通过它的C1端被提供到程序计数器30，控制信号C1作为时钟信号工作并且程序计数器30的值是逐渐增长的以指明该执行指令的地址被执行。
例如，参见图3中的时序(M)，相应于助记符“STR0000”的暂时存贮在执行指令存贮器70中的执行指令被提供到指令总线。参见图3中的时序(Q)，包括在该执行指令中的一个相应的字地址“00”(如图2A所示)被提供给第二多路转换器80，并随后被提供给第三地址总线，以便指明数据存贮器90的(字)地址并访问在其内的相应的用户数据。
参见图3中的时序(P)，包括在执行指令中的一个比特数“00”(如图2A所示)被提供给逻辑/译码单元140的指令输入端I。参见图3中的时序(I)，在上述例子中，当通过第三地址总线在数据存贮器90中指定字地址“00”(如图2A所示)时，通过第三数据总线，在数据存贮器90中被存贮在地址“00”(如图2B所示)中的一个相应的数据“0001”被提供给逻辑/译码单元140的输入端D。当来自执行指令存贮器70的执行指令和来自在数据存贮器90中的被指定字地址的用户数据被分别提供到逻辑/译码单元140的I和D输入端时，逻辑/译码单元140对该执行指令译码，并且响应于来自操作状态控制器130提供到它的时钟端C3的控制信号C3，来执行提供给那里的使用该用户数据的被译码的指令。
如上所述，参见图3的时序(J)，响应于来自操作状态控制器130的提供到其内的控制信号C1，被存贮在程序计数器30中的执行指令的地址逐渐增长，并且响应于来自操作状态控制器30的同时提供到其内的控制信号C2，执行指令存贮器70将存贮在其内的执行指令提供给指令总线。相应于用户执行指令的被提供给第二地址总线和第二数据总线的信号分别示于图3的时序(H)和(I)中。提供给第三数据总线的用户数据示于图3的时序(R)中，来自操作状态控制器130的有关的控制信号示于图3的时序(J)中。
如上所述，参见图3中时序(J)，操作状态控制130将控制信号C1和C2同时地分别提供给程序计数器30的时钟端C1和执行指令存贮器70的时钟端C2。因而，程序计数器30和执行指令存贮器70在基本相同的时间上工作。例如，在具有单总线系统结构的常规PLC中，由于在用户数据被访问之前该执行指令必须被处理，因而用户执行指令的处理(即执行)和用户数据的访问(即读取)是在不同时间周期内进行的。相反，在本发明的PLC中，由于它的指令处理系统使用了多总线系统结构，所以用户执行指令的处理和用户数据的访问是在相同的处理周期内进行的，故而节省了总的处理时间。
例如，在具有单总线系统结构的常规系统中，在一个具有第一部分和紧随第一部分的第二部分的处理器周期n期间，处理器周期n的第一部分期间一用户执行指令U(n)首先被处理，处理器周期n的第二部分期间利用被处理的指令U(n)一用户数据d(n)随后接着被访问。同样，在紧随处理器周期n的下一个处理器周期n+1的第一部分期间里紧随U(n)的下一个用户指令U(n+1)被处理，和在处理器周期n+1的第二部分期间相应的用户数据d(n+1)被接着访问。因此，为了处理和访问用户指令U(n)和用户数据d(n)，以及随后的用户指令U(n+1)和用户数据d(n+1)，需要两个处理周期n和n+1。
相反，根据本发明，在处理周期n的第一部分期间，执行指令U(n)被处理。但是，在处理周期n的第二部分期间，用户指令U(n+1)被处理和用户数据d(n)被同时访问，同样，在处理周期n+1的第一部分期间，随后的用户指令U(n+2)被处理和用户数据d(n+1)同时被访问。
参见图1，根据本发明的实施例，来自操作状态控制器130的控制信号C1和C2被同时地分别加到程序计数器30和执行指令存贮器70。在处理周期n+1，响应于控制信号C1，程序计数器30使该计数值增加，并且通过第二地址总线将所增加的值提供给用户存贮器50作为用于存贮在其内的相应执行指令U(n+1)的一个地址。然后，被存贮在用户存贮器50中的该地址上的相应的执行指令U(n+1)通过第二数据总线被提供给执行指令存贮器70，以便暂时地存贮在其中。在相同的处理周期n+1，响应于与控制信号C1同时来自操作状态控制器130的控制信号C2，通过第三地址总线执行指令存贮器70向数据存贮器90提供一个执行指令U(n)，该执行指令U(n)是在较早的处理周期n期间被存贮在其内的并且该执行指令U(n)包括有用于一个相应的用户数据d(n)的地址。还是有相同的处理周期n+1，为了进一步进行处理，数据存贮器90将存贮在其内的用户数据d(n)通过第三数据总线提供给逻辑/译码单元140。因而，相应于处理周期(n+1)的用户执行指令U(n+1)的执行和相应于较早处理周期n的用户数据d(n)的访问是同时进行的。
更详细地说，参见图2B，当时钟信号C1被触发时，如果从程序计数器C1提供给第二地址总线的增量地址是“0002”，则在用户存贮器50中的这个地址存贮有相应于助记符“OUT0016”的指令。然后，一个相应的指令代码“6010”被提供到第二数据总线。代码“6010”中的“6”是指操作码，“01”指字地址和“0”是比特数。当控制信号C1被再次触发时，来自程序计数器30的地址被增长到“0003”并提供给第二地址总线一个如图3中时序(H)所示的信号。这个“0003”地址指向一个相应于助记符“STR NOT 0002”的指令代码“1002”，并且在一个予置时间t消逝之后这个“1002”指令被提供给第二数据总线，如图3中时序(I)所示。
同样，响应于控制信号C1，如果相应于在图2A中的助记符“OUT0017”的执行指令代码“6011”的地址被提供给来自用户存贮器50的第二数据总线，则响应于控制信号C2，来自执行指令存贮器70的相同指令稍后被提供给该指令总线，以便在一予置的时间间隔t由逻辑/译码单元140去执行该指令，如图3中时序(N)所示。参见图2B，字地址“01”相对于在数据存贮器90中的一个地址，这个地址通过第二多路转换器80从执行指令存贮器70中提供。在该执行指令代码中的操作码和比特数是通过它的输入端I从执行指令存贮器70提供给逻辑/译码单元140的。
例如，参见图3中时序(N)，在该“OUT 0017”指令执行期间，当操作码“6”和比特数“1”被提供给逻辑/译码单元140之后，逻辑/译码单元140对执行指令代码本身进行译码，并且通过它的输出端OUT向操作状态控制器130提供予置时间间隔t的一个高电平“H”信号，直至完成该“OUT 0017”指令的执行。根据对来自逻辑/译码单元140的高电平“H”信号的识别，操作状态控制器130执行与“OUT 0017”指令相关的操作。进而，参见图3中时序(J)在该被予置时间t期间，控制信号C1和C2以及第二读取信号-RD2被保持在高“H”电平状态，以便当执行输出操作时，阻止来自用户存贮器50的存贮在其内的相应于随后的执行指令的地址的读取。
参见图3中的时序(R)，如果在数据存贮器90中指定字地址“01”(如在图2B中所示)，则数据“5432”(如图2B所示)被提供给第三数据总线并且然后提供给逻辑/译码单元140。然后，逻辑/译码单元140执行相应于提供于其内的用户数据“5432”的执行指令的逻辑操作，并且将该逻辑操作的结果存贮在字地址“01”内的一个指定的比特数上。具有低信号电平“L”的一个第三写信号-WR3在该予置时间t期间由操作状态控制器130所提供，以执行在数据存贮器90中存贮数据。当操作状态控制器130的第三写信号-WR3保持在低“L”电平时，该逻辑操作的结果通过第三数据总线被存贮在数据存贮器90中，并提供如图3中时序(J)所示的第二读信号-RD2和控制信号C1和C2，
当该逻辑操作的结果被存贮在数据存贮器90中之后，逻辑/译码单元140通过它的OUT端向操作状态控制器130提供一个低电平“L”信号，以指示该执行的操作已完成。然后，操作状态控制器130又分别提供如图3中时序(S)和时序(T)所示的第三读信号-RD3和第三写信号-WR3，以读取在数据存贮器90中存贮的数据，并且在逻辑/译码单元140中继续执行它的相应的操作。
如果在执行指令存贮器70中，一个相应于助记符“END”(如图2A所示)的指令代码“F000”是有效的，则用来终止该执行指令程序的执行是有效的。参见图3中的时序(O)，逻辑/译码单元140对该END指令译码并通过它的END端提供一个高电平“H”信号对特征位寄存器110的清零端CLR清零(即设置一个低信号电平“L”)，这个END端在该程序被执行的时间内另外还提供高电平“H”信号。
因而，特征位寄存器110通过它的一个输出端Q提供低电平“L”信号。根据来自特征位寄存器110的低电平“L”信号的识别，在所有时间上检验特征位寄存器110的输出状态的操作状态控制器130表明该“END”指令已被提供，并向恰当的控制端提供一个控制信号去执行该END操作以终止该程序的执行，从而在该程序的操作被终止之后，CPU 10对特征位寄存器110的状态进行检验并执行恰当的操作。
如上所述，根据本发明的实施例，由于使用了多总线(即一对地址/数据总线)系统来替代单总线系统，用户执行指令的执行和用户数据的访问是同时进行的，因而总的处理时间明显地减小，其结果是明显地节约了整个处理时间。另外，无需增加成本就可实现上面所提及的改善。
从本发明所披露的详细说明和措施来考虑，本领域的普通技术人员不难得到本发明的其它实施例。应注意的是，上述的说明和例子仅仅是作为典型举例，本发明所具有的准确的范围和精神由下面的权利要求指出。
Claims (2)
1.一种用于提高可编程逻辑控制器指令处理速度的指令处理系统，所述可编程逻辑控制器包括中央处理单元(CPU)(10)、经第一地址总线与CPU连接的地址译码器(20)、经第一数据总线与CPU连接的存贮器(150，160)、所述指令处理系统、经由所述第一地址总线和第一数据总线构成的第一总线系统与CPU连接的第一双向缓冲器(60)、经该第一总线系统与CPU连接的第二双向缓冲器(100)，所述指令处理系统的特征在于，它包括：
程序计数器(30)，用于响应于时钟信号和其输入信号产生每一个要执行的用户指令的地址；
第一多路转换器(40)，其一个输入端经第一地址总线与CPU连接，另一输入端连接到所述程序计数器，用于向第二地址总线提供其输出；
用户存贮器(50)，经所述第二地址总线与所述第一多路转换器连接，用于存贮不同处理周期的指令并将所存贮的指令提供给第二数据总线；
执行指令存贮器(70)，经所述第二数据总线与用户存贮器连接，用于暂时存贮以指定次序从用户存贮器读取的执行指令；
第二多路转换器(80)，其一个输入端与CPU连接，另一输入端经指令总线与所述执行指令存贮器连接，用于向第三地址总线提供其输出；
数据存贮器(90)，经所述第三地址总线与所述第二多路转换器连接，并且经第三数据总线与所述第二双向缓冲器连接，用于按由第三地址总线提供的地址存储不同处理周期的用户数据；
特征位寄存器(110)，用于控制所述执行指令的执行；
缓冲器(120)，与所述特征位寄存器连接，以便使CPU检查所述特征位寄存器的状态；
操作状态控制器(130)，与所述特征位寄存器连接，用于产生一个或更多的控制信号，控制所述执行指令的执行；以及
逻辑/译码器单元(140)，与所述操作状态控制器连接，用于采用所述数据存贮器经所述第三数据总线提供的所述用户数据，译码所述执行指令并执行逻辑操作；
其中，对在所述数据存贮器中存贮的相应于第一处理周期的一个所述用户数据的访问，实质上与对在所述用户存贮器存贮的相应于不同于所述第一处理周期的第二处理周期的一个所述执行指令的处理同时进行。
2.如权利要求1所述的指令处理系统，其中，所述用户指令包括由操作码和操作数组成的指令代码；所述操作码包括与所述用户数据的执行有关的操作数据，所述操作数包括一个字地址和一个比特数；所述字地址表示所述数据存贮器装置中存贮的相应用户数据的位置；所述比特数表示所述字中一个比特的位置，该比特用于存贮与所述执行指令有关的所述逻辑操作的结果。
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