CN105429835A - 一种基于fpga的本地总线电路 - Google Patents

Abstract

本发明公开了一种基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连；所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。本发明的基于FPGA的本地总线电路具有结构简单、PCB走线方便顺畅、工作效率高以及避免存储器误操作等优点。

Description

一种基于FPGA的本地总线电路

技术领域

本发明主要涉及通信技术领域，特指一种基于FPGA的本地总线电路。

背景技术

传统的嵌入式处理器电路主要由嵌入式处理器、复位电路、电源电路、只读存储器（如Flash、EPROM等）、随机存储器（如SRAM，DRAM）、接口电路等组成。一般情况下，本地总线电路中各器件之间以星形或菊花链的拓扑型式与处理器相连，组成本地总线电路。在这个电路中，遇到BGA封装的器件时，会以较长的PCB走线分支与BGA封装的器件引脚相连。处理器运行所需的程序，数据等存储在只读存储器中。处理器在启动及运行过程中，将只读存储器中的程序以及数据读出，在随机存储器中运行，实现整个电路的正常运行。但是这种本地总线存在以下不足：1）本地总线上如果有BGA封装的器件，那么BGA器件下方将很难走线，一般是以PCB走线分支的方式与BGA器件的引脚相连；2）本地总线上挂载的器件较多时，处理器需要驱动多个器件，负载较重；3）各个器件间的互联拓扑一般为星形或菊花链，很容易产生信号完整性问题，导致总线工作速度较难提升；4）没有相应的Flash写保护功能；4）数据的校验必须在处理器中进行；5）一旦设计完成，就很难对存储器的存储拓扑结构进行修改，而这个拓扑结构就是存储系统的存储结构。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单、PCB走线方便顺畅、工作效率高的基于FPGA的本地总线电路。

为解决上述技术问题，本发明提出的技术方案为：

一种基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连；所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。

作为上述技术方案的进一步改进：

所述第一逻辑功能单元包括缓冲单元以及同步数据选择器，所述处理器的地址总线以及控制总线经所述缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上；所述同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。

所述外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。

所述第二逻辑功能包括相互连接的组合逻辑和寄存器，所述组合逻辑与所述只读存储器相连，所述寄存器与所述处理器相连；所述处理器向所述寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。

所述第二逻辑功能包括计数器，所述计数器与所述只读存储器相连，所述计数器的的输入端连接有两个使能信号端，其中一个使能信号端用于输入使能信号，另一个使能信号端用于发送连续多个脉冲至计数器以使只读存储器处于解锁状态。

与现有技术相比，本发明的优点在于：

本发明的基于FPGA的本地总线电路，处理器通过FPGA（可编程逻辑器件）对各外围电路进行操作，各电路之间的信号互连拓扑由FPGA控制，同时根据处理器本地总线控制器信号的引脚排列特点，来对FPGA引脚进行配置，使两者之间的PCB走线方便、顺畅、信号拓扑简单；而且可工作在更高的速度下，提高了系统的工作效率。另外通过在FPGA中实现了只读存储器的写保护功能，避免了处理器的误操作将只读存储器的内容擦除或改写。

附图说明

图1为本发明的结构示意图。

图2为本发明中FPGA芯片连接只读存储器的结构示意图。

图3为本发明中第一逻辑功能单元的方框结构图。

图4为本发明中第二逻辑功能单元的方框结构图。

图5为本发明中只读存储器的电路原理图。

具体实施方式

以下结合说明书附图和具体实施例对本发明作进一步描述。

如图1至图5所示，本实施例的基于FPGA的本地总线电路，包括处理器以及外围电路，还包括FPGA芯片，处理器通过FPGA芯片与外围电路相连；FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。本发明的基于FPGA的本地总线电路，处理器通过FPGA（可编程逻辑器件）对各外围电路进行操作，各外围电路之间的信号互连拓扑由FPGA控制，同时根据处理器本地总线控制器信号的引脚排列特点，来对FPGA引脚进行配置，使两者之间的PCB走线方便、顺畅、信号拓扑简单；而且可工作在更高的速度下，提高了系统的工作效率。

本实施例中，外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。其中图2示出了只读存储器（Flash1和Flash2）通过FPGA芯片与处理器的连接方式，其中AddrBUS_R和AddrBUS_L分别为FPGA两侧的地址总线，DataBUS_L和DataBUS_R分别为FPGA两侧的数据总线，Ctr_L和Ctr_R分别是两侧的控制信号线，如片选、读写使能，其中GPIO由处理器提供。另外其它外围电路与处理器互连的方式与只读存储器的连接方式相同。

如图3和图4所示，本实施例中，FPGA芯片通过编程实现了两个逻辑功能单元。其中第一逻辑功能单元用于控制两片Flash的地址、数据和控制信号与处理器（CPU）的地址、数据和控制信号的连接拓扑及时序关系。逻辑功能单元2用于实现Flash写保护功能。

本实施例中，第一逻辑功能单元包括缓冲单元以及同步数据选择器，处理器的地址总线以及控制总线经缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上；同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。本实施例中处理器的地址总线宽度为32位，处理器的数据总线宽度根据需要可以配置为32位、16位或8位。Flash存储器的地址总线宽度为25位，数据总线宽度为16位。因此这两片Flash既可以组成16位数据宽度的存储结构，也可以组成32位数据宽度的存储结构。在本实施例中，第一逻辑功能单元包括两个缓冲器（LogicModule1和LogicModule3）和同步数据选择器（LogicModule2），其中Flash1的数据总线为DataBUS_L[0..15]，Flash2的数据总线为DataBUS_L[16..31]。两片Flash共用同一组地址总线（AddBUS_L）和控制总线（Ctr_L）。通过同步数据选择器（LogicModule2），将Flash数据组的低16位（DataBUS_L[0..15]）和高16位（DataBUS_L[16..31]）数据通过同步数据选择器逻辑映射到处理器数据组（DataBUS_R）的低16位上，组成一个16位数据总线宽度的存储系统。根据控制信号（Ctr_R）的不同状态，控制是DataBUS_L[0..15]还是DataBUS_L[16..31]映射到DataBUS_R上。LogicModule1使用缓冲器逻辑将Addr_R一对一的直接映射到Addr_L上。LogicModule3使用缓冲器将Ctr_R一对一映射到Ctr_L上。

本实施例中，第二逻辑功能包括相互连接的组合逻辑和寄存器（LogicModule4），组合逻辑与只读存储器相连，寄存器与处理器相连；处理器向寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。LogicModule4中通过编程，实现一个特定地址的寄存器和一个组合逻辑，组合逻辑根据该寄存器中的值输出高低电平，当处理器向该寄存器写入特定值之后，组合逻辑即输出高电平，使得Flash解锁。具体解锁信号为图5中的VPEN1信号。同时由于该寄存器地址为一个特殊地址，因此平时程序正常运行时不会访问到该地址，因而避免了误操作造成写保护信号失效，导致Flash存储内容被改写。在另一实施例中，也可以使用计数器（LogicModule5）来控制VPEN1信号。LogicModule5中通过编程，实现两个计数器，这两个计数器分别用于写保护信号1和写保护信号2。其中GPIO1作为LogicModule5的使能，在GPIO1处于高电平时，LogicModule5处于使能状态，此时GPIO2发送连续的脉冲，当这个脉冲达到一定的次数时，写保护信号1处于高电平，此时Flash1可以擦除或写数据。GPIO3用于Flash2的解锁，其用法与GPIO2相同。通过以上的设置，避免了处理器对Flash的误操作，提高了存储的可靠性，同时也避免了上电过程中FPGA或其他IC管脚状态不确定而导致的Flash解锁，以及后续的Flash存储内容被修改或擦除的问题。另外由于存储结构灵活可配置，因此存储器可以配置成互为备份的模式，当一片损坏时，还可以从另一片中读出数据，实现数据的冗余存储。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (5)

1.一种基于FPGA的本地总线电路，包括处理器以及外围电路，其特征在于，还包括FPGA芯片，所述处理器通过FPGA芯片与所述外围电路相连；所述FPGA芯片包括第一逻辑功能单元和第二逻辑功能单元，所述第一逻辑功能单元用于将处理器的地址总线以及控制总线缓冲后一一对应映射至外围电路的地址总线和控制总线上，所述第二逻辑功能单元用于实现处理器的数据总线与外围电路的数据总线之间的数据同步以及对应映射。

2.根据权利要求1所述的基于FPGA的本地总线电路，其特征在于，所述第一逻辑功能单元包括缓冲单元以及同步数据选择器，所述处理器的地址总线以及控制总线经所述缓冲单元缓冲后一一映射至外围电路的地址总线和控制总线上；所述同步数据选择器用于处理器的数据总线与外围电路的数据总线之间的数据同步以及逻辑对应映射。

3.根据权利要求1或2所述的基于FPGA的本地总线电路，其特征在于，所述外围电路包括电源电路、复位电路、只读存储器、随机存储器以及接口电路。

4.根据权利要求3所述的基于FPGA的本地总线电路，其特征在于，所述第二逻辑功能包括相互连接的组合逻辑和寄存器，所述组合逻辑与所述只读存储器相连，所述寄存器与所述处理器相连；所述处理器向所述寄存器写入预设值后使组合逻辑输出用于解锁只读存储器的解锁电平。

5.根据权利要求3所述的基于FPGA的本地总线电路，其特征在于，所述第二逻辑功能包括计数器，所述计数器与所述只读存储器相连，所述计数器的的输入端连接有两个使能信号端，其中一个使能信号端用于输入使能信号，另一个使能信号端用于发送连续多个脉冲至计数器以使只读存储器处于解锁状态。