CN105404538B - 一种fpga的加载和升级目标代码的装置及方法 - Google Patents

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    • G06F11/1096—Parity calculation or recalculation after configuration or reconfiguration of the system

Abstract

本发明公开的一种FPGA的加载和升级目标代码的装置，包括主控处理器、FPGA、带输出使能控制的双向缓存器，以及非易失性存储器，其中FPGA与非易失性存储器通过四根数据信号线、一根时钟信号线和一根片选信号线相连接，主控处理器与非易失性存储器相连，中间用双向缓存器进行隔离切换，主控处理器同时还控制双向缓存器的输出使能以及FPGA的初始化复位信号。本发明的装置及方法，不仅实现了升级功能，也保证了FPGA加载的速率，减少系统的启动时间。

Description

一种FPGA的加载和升级目标代码的装置及方法
技术领域
本发明涉及数据通信领域，特别涉及一种FPGA的加载和升级目标代码的装置及方法。
背景技术
FPGA(Field Programmable Gate Array，现场可编程门阵列)以其内部逻辑的并行运行，高速工作时钟，丰富的输入输出管脚资源，集成高速串行收发模块，特定接口协议的核资源等优势，广泛用于通信硬件设备系统中，完成板级逻辑控制，接口转换，数据传输，算法处理等功能。基于FPGA此类芯片的特性，目标代码在系统掉电时会丢失，所以在系统设计时需将目标代码存于芯片外部的非易失性的存储器上，每次系统启动时，都会进行加载FPGA目标代码的操作。
现有的设计中，最常见的是采用主控处理器，非易失性存储器，FPGA，CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)的组合加载和升级FPGA目标代码。主控处理器负责通过对外接口从上位机获取FPGA的目标代码数据并将其通过并行数据总线烧写到非易失性存储器中，完成目标代码的升级。系统启动时，由CPLD通过并行数据总线读取非易失性存储器中的目标代码，并同时加载到FPGA。这种实现方法的缺点主要有以下几点：1、占用了主控处理器较多的管脚；2、额外增加了一个逻辑芯片CPLD配合完成，增加了成本和功耗，使得芯片的布局空间更加紧张；3、实现较为复杂。这种实现方案消耗了较多的资源，不适用于对成本、功耗、空间敏感的系统。
通常的，FPGA还支持另一种加载模式，即主动加载模式。现用设计中，通常用FPGA外挂一个单线串行接口的非易失性存储器，FPGA复位初始化后，自主从该非易失性存储器中读取目标代码，FPGA在正常工作时，通过对外接口从上位机获取新的目标代码数据并写到非易失性存储器中，完成升级。这种模式的缺点有：1、由FPGA自己更新非易失性存储器中的内容，若出现获取了错误的目标代码或者更新过程中系统断电等事件，则不完整或不正确的目标代码会把非易失性存储器原来正确的目标代码覆盖掉，系统重新运行时，FPGA无法正常工作，也就无法再次升级FPGA的目标代码(除非另接仿真器等其他工具)，这将成为一个严重的系统缺陷和隐患；2、单线串行接口的数据传输速率低，导致FPGA的加载时间较长，增加了整个系统的启动时间。这种实现方案的存在系统缺陷和隐患以及FPGA加载时间较长等不足。
发明内容
本发明的目的在于克服现有技术的缺点与不足，提供一种FPGA的加载和升级目标代码的装置。
本发明的另一目的在于提供一种FPGA的加载和升级目标代码的方法。
本发明的目的通过以下的技术方案实现：
一种FPGA的加载和升级目标代码的装置，包括主控处理器、FPGA、带输出使能控制的双向缓存器，以及非易失性存储器，其中FPGA与非易失性存储器通过四根数据信号线、一根时钟信号线和一根片选信号线相连接，主控处理器与非易失性存储器相连，中间用双向缓存器进行隔离切换，主控处理器同时还控制双向缓存器的输出使能以及FPGA的初始化复位信号。
所述非易失性存储器支持SPI接口访问并支持quad I/O模式(四数据线模式)。
所述主控处理器与非易失性存储器通过SPI(串行设备接口)接口相连。
所述FPGA采用主动自加载模式。
本发明的另一目的通过以下的技术方案实现：
一种FPGA的加载和升级目标代码的方法，包含以下步骤：
A、系统正常上电，主控处理器进入用户代码运行，使能FPGA初始化复位信号同时禁止使能双向缓存器的输出；FPGA处于初始化复位状态，双向缓存器处于高阻输出状态；
B、根据时序要求，主控处理器通过控制FPGA初始化复位信号保持FPGA处于复位状态，复位状态的持续时间为T，T为预设值；
C、主控处理器解除FPGA的初始化复位状态，FPGA从非易失性存储器搬移目标代码，完成FPGA目标代码的加载；
D、主控处理器接收到升级请求后，使FPGA处于复位状态，使能双向缓存器的输出，使非易失性存储器掉电重启，非易失性存储器处于单数据线SPI接口模式；
E、主控处理器接收外接接口传输过来的FPGA的目标代码数据，通过SPI接口将数据写进存储设备中；
F、目标代码写入完成后，进行CRC校验并将结果提示消息上报；
G、若校验通过，则上报升级成功，完成升级；若校验不通过，则上报校验失败，并回到步骤D。
步骤B中，所述复位状态保持100ms。
步骤C中，所述FPGA从非易失性存储器搬移目标代码是通过四数据线SPI接口完成的。
步骤D中，所述非易失性存储器通过掉电重启完成四数据线接口访问模式切换为单数据线SPI接口访问模式。
本发明与现有技术相比，具有如下优点和有益效果：
本发明通过采用FPGA的自主加载模式和支持SPI接口访问的非易失性存储器的quad I/O模式，不仅实现了升级功能，也保证了FPGA加载的速率，减少系统的启动时间。同时，通过非易失性存储器的访问接口的模式切换，主控制器仍保持传统的单数据线SPI接口模式访问FLASH，不仅释放了主控处理器的接口管脚资源，(单个FPGA加载只需占用主控处理器8个管脚信号就能满足设计要求)也避免对主控处理器的器件选型形成限制。减小了CPLD等其他逻辑芯片或处理芯片的依赖，在功耗，成本以及芯片布局空间上都得到明显的优化，且在发生升级失败，错误等意外时可以重新升级，直到正常，使得整个装置的实现清晰简单、严谨。
附图说明
图1为本发明所述一种FPGA的加载和升级目标代码的装置的原理框图。
图2为本发明所述一种FPGA的加载和升级目标代码的方法的流程图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
如图1所述，一种FPGA的加载和升级目标代码的装置包括MCU(Micro ControlUnit，微控制单元)，FPGA，SPI FLASH(串行接口闪存)，以及BUFFER(双向缓存器)。
MCU作为主控处理器用于与上位机通信，接收指令和FPGA目标代码数据，并将目标代码写入FLASH中，并控制整个流程的实现。
FLASH作为非易失性存储器，用于存储FPGA的目标代码，并通过四数据线的SPI接口模式与FPGA的加载专用管脚相连接，同时通过单数据线的SPI接口模式与MCU相连接，中间的BUFFER起隔离切换作用。
如图2所述，一种FPGA的加载和升级目标代码的方法，其加载FPGA目标代码的流程如下：
(1)系统完成上电复位后，主控处理器初始化管脚状态，拉低Nconfig信号，使FPGA处于复位状态，拉低BUFFER的OE信号，禁止使能输出。
(2)保持FPGA复位状态100ms。
(3)主控制器解除FPGA的复位状态，FPGA识别硬件配置管脚MSEL[4..0]＝10010后进入主动加载模式，并开始通过四数据线SPI接口访问FLASH，搬移FLASH中的目标代码，数据传输速率最高可达400Mbps。
(4)FPGA目标代码搬移完成后，输出Done信号告知主控处理器，初始化内部逻辑寄存器，使能管脚，运行目标代码，完成FPGA目标代码的加载。
升级FPGA目标代码的流程如下：
(1)系统在进入正常工作状态时，主控处理器接收到上位机的升级FPGA目标代码的请求，进入升级FPGA状态。
(2)主控处理器拉高BUFFER的OE信号，使能输出。
(3)主控处理器拉低Nconfig信号，使FPGA处于复位状态。
(4)主控处理器拉低控制DC-DC(直流转直流)电源模块的使能管脚，使FLASH的供电电源掉电。
延时10ms，主控处理器拉高控制DC-DC(直流转直流)电源模块的使能管脚，FLASH重新上电，进入单数据线SPI接口访问模式。
(5)主控处理器接收目标代码，并同步擦除和写入到FLASH中。
(6)完成目标代码的写入后，对其数据进行CRC校验。若校验通过，则上报升级成功，拉低BUFFER的OE信号，禁止使能输出，完成升级。若校验不通过，则上报校验失败，并回到升级循环。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (8)

1.一种FPGA的加载和升级目标代码的装置，其特征在于：包括主控处理器、FPGA、带输出使能控制的双向缓存器，以及非易失性存储器，其中FPGA与非易失性存储器通过四根数据信号线、一根时钟信号线和一根片选信号线相连接，主控处理器与非易失性存储器相连，中间用双向缓存器进行隔离切换，主控处理器同时还控制双向缓存器的输出使能以及FPGA的初始化复位信号；
所述主控处理器的工作过程如下：
A、主控处理器进入用户代码运行，使能FPGA初始化复位信号同时禁止使能双向缓存器的输出；FPGA处于初始化复位状态，双向缓存器处于高阻输出状态；
B、根据时序要求，主控处理器通过控制FPGA初始化复位信号保持FPGA处于复位状态，复位状态的持续时间为T，T为预设值；
C、主控处理器解除FPGA的初始化复位状态，FPGA从非易失性存储器搬移目标代码，完成FPGA目标代码的加载；
D、主控处理器接收到升级请求后，使FPGA处于复位状态，使能双向缓存器的输出，使非易失性存储器掉电重启，非易失性存储器处于单数据线SPI接口模式；
E、主控处理器接收外接接口传输过来的FPGA的目标代码数据，通过SPI接口将数据写进存储设备中；
F、目标代码写入完成后，进行CRC校验并将结果提示消息上报；
G、若校验通过，则上报升级成功，完成升级；若校验不通过，则上报校验失败，并回到步骤D。
2.根据权利要求1所述的FPGA的加载和升级目标代码的装置，其特征在于：所述非易失性存储器支持SPI接口访问并支持quad I/O模式。
3.根据权利要求1所述的FPGA的加载和升级目标代码的装置，其特征在于：所述主控处理器与非易失性存储器通过SPI接口相连。
4.根据权利要求1所述的FPGA的加载和升级目标代码的装置，其特征在于：所述FPGA采用主动自加载模式。
5.一种FPGA的加载和升级目标代码的方法，其特征在于，包含以下步骤：
A、系统正常上电，主控处理器进入用户代码运行，使能FPGA初始化复位信号同时禁止使能双向缓存器的输出；FPGA处于初始化复位状态，双向缓存器处于高阻输出状态；
B、根据时序要求，主控处理器通过控制FPGA初始化复位信号保持FPGA处于复位状态，复位状态的持续时间为T，T为预设值；
C、主控处理器解除FPGA的初始化复位状态，FPGA从非易失性存储器搬移目标代码，完成FPGA目标代码的加载；
D、主控处理器接收到升级请求后，使FPGA处于复位状态，使能双向缓存器的输出，使非易失性存储器掉电重启，非易失性存储器处于单数据线SPI接口模式；
E、主控处理器接收外接接口传输过来的FPGA的目标代码数据，通过SPI接口将数据写进存储设备中；
F、目标代码写入完成后，进行CRC校验并将结果提示消息上报；
G、若校验通过，则上报升级成功，完成升级；若校验不通过，则上报校验失败，并回到步骤D。
6.根据权利要求5所述的FPGA的加载和升级目标代码的方法，其特征在于：步骤B中，所述复位状态保持100ms。
7.根据权利要求5所述的FPGA的加载和升级目标代码的方法，其特征在于：步骤C中，所述FPGA从非易失性存储器搬移目标代码是通过四数据线SPI接口完成的。
8.根据权利要求5所述的FPGA的加载和升级目标代码的方法，其特征在于：步骤D中，所述非易失性存储器通过掉电重启完成四数据线接口访问模式切换为单数据线SPI接口访问模式。
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