CN105393233B - 传输装置、控制器以及由传输装置和控制器构成的系统 - Google Patents

传输装置、控制器以及由传输装置和控制器构成的系统 Download PDF

Info

Publication number
CN105393233B
CN105393233B CN201580001305.7A CN201580001305A CN105393233B CN 105393233 B CN105393233 B CN 105393233B CN 201580001305 A CN201580001305 A CN 201580001305A CN 105393233 B CN105393233 B CN 105393233B
Authority
CN
China
Prior art keywords
controller
processing
shared resource
transmitting device
control unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580001305.7A
Other languages
English (en)
Other versions
CN105393233A (zh
Inventor
中川克敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN105393233A publication Critical patent/CN105393233A/zh
Application granted granted Critical
Publication of CN105393233B publication Critical patent/CN105393233B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus

Abstract

实施方式的传输装置经由系统总线而与控制器连接。作为其构成，具备：第一传输控制部，进行通过系统总线的传输控制；以及控制部，将使用包含系统总线的系统共享资源的处理不予执行而是进行保留，在从控制器通知了系统共享资源的空闲时，实施所保留的使用系统共享资源的处理。

Description

传输装置、控制器以及由传输装置和控制器构成的系统
技术领域
本发明的实施方式涉及传输装置、控制器以及由传输装置和控制器构成的系统。
背景技术
以往，存在安装有对控制器的通信命令进行处理的功能的传输装置与控制器的系统总线连接而成的系统。在这样的系统中，在传输装置侧执行的处理和在控制器侧执行的任务处理以非同步的方式进行动作，在各自的定时使用系统共享资源(系统总线、共享存储器等)的情况下，有时使用系统共享资源的定时会重复。在产生了这样的重复的情况下，有时在控制器的任务执行中产生延迟。作为其对策，例如，一般采取如下方法，即，针对在传输装置中长期占有系统共享资源的处理，在重要部分设置等待时间，在该等待时间的期间暂时向其他方出让系统共享资源。
现有技术文献
专利文献
专利文献1：(日本)特开平8-147178号公报
发明内容
发明要解决的课题
但是，在上述方法中，在出让系统共享资源之前的期间，也存在控制器的任务执行延迟的可能性。
本发明要解决的课题在于，提供一种在控制器侧的任务的执行能够不受到传输装置侧的处理的影响而无延迟地执行的传输装置、控制器、以及由传输装置和控制器构成的系统。
用于解决课题的手段
实施方式的传输装置经由系统总线而与控制器连接。作为其结构，具备：第一传输控制部，进行通过系统总线的传输控制；以及控制部，将使用包含系统总线的系统共享资源的处理不予执行而是进行保留，在从控制器通知了系统共享资源的空闲时，实施所保留的使用系统共享资源的处理。
附图说明
图1是表示第一实施方式所涉及的由传输装置以及控制器构成的系统的整体结构(概略)的框图。
图2是例示了该实施方式中的套接字信息的图。
图3是说明该实施方式中的接收处理(前半)的流程图。
图4是说明该实施方式中的接收处理(后半)的流程图。
图5是例示了该实施方式中的接收请求参数的数据结构的图。
图6是例示了该实施方式中的等待处理数据的数据结构的图。
图7是该实施方式中的资源等待处理队列的概念图。
图8是表示基于以往方式的延迟的产生的图。
具体实施方式
(第一实施方式)
图1是第一实施方式所涉及的由传输装置以及控制器构成的系统的整体结构(概略)的框图。
图1所示的第一实施方式的系统1构成为，多个(在图1中是两个)传输装置20A、20B经由系统总线30而与一个或多个(在图1中是一个)控制器10连接。
控制器10中，CPU 11、主存储器12、以及系统总线控制电路14经由控制器10的内部总线而连接，共享存储器13与系统总线控制电路14连接。共享存储器13是能够从本装置以及其他装置访问且能够改写的存储器。系统总线控制电路14是用于进行系统总线30、控制器10的内部总线以及与共享存储器13连接的总线之间的传输控制的电路。CPU 11以及主存储器12部分是作为所谓计算机而发挥作用的部分，启动时在未图示的ROM中保存的多个处理模块所构成的控制程序在主存储器中被展开，CPU 11执行该控制程序，从而通过控制器10自身的控制以及通信命令(或者中断)来实施对于传输装置20A、20B的控制。此外，主存储器12也作为CPU 11的工作区域而使用。
传输装置20A构成为，CPU 21A、主存储器22A、以及系统总线控制电路24A经由传输装置21A的内部总线而连接，共享存储器23A与系统总线控制电路24A连接。进而，与LAN(局域网，Local Area Network)等传输路径40A连接且进行与该传输路径40A之间的传输控制的LAN控制器25A连接到传输装置20A的内部总线。
传输装置20B构成为，CPU 21B、主存储器22B、以及系统总线控制电路24B经由传输装置20B的内部总线而连接，共享存储器23B与系统总线控制电路24B连接。进而，与任意的传输路径40B连接且进行与该传输路径40B之间的传输控制的传输控制ASIC(专用集成电路，Application Specific Integrated Circuit)25B连接到传输装置20B的内部总线。
上述传输装置20A、20B的CPU 21A、21B以及主存储器22A、22B部分是作为所谓计算机而发挥作用的部分，具有以非同步的方式执行与控制器10独立的处理、按照来自控制器的通信命令的处理的功能。另外，传输装置20A、20B的系统总线控制电路24A、24B具有接受经由系统总线30的中断，进行针对各自连接的CPU 21A、21B的中断的功能。CPU 21A、21B执行与该中断对应的处理。此外，传输装置20A、20B的主存储器22A、22B还被用作保存经由传输路径40A、40B从外部装置(未图示)送来的接收数据的缓冲存储器(接收缓冲器)。
此外，传输装置20A、20B具有用于将对每个外部装置设定的接收缓冲器地址(接收缓冲器的地址)以及接收大小(接收数据的大小)利用套接字(Socket)序号建立关联的表，来作为套接字(Socket)信息。该表如图2所示那样，由套接字序号字段401、接收缓冲器地址字段402、以及接收大小字段403构成。在此套接字序号例如是将接收数据的发送源的IP地址和端口号、以及本装置的IP地址和端口号建立关联的序号。控制器10在指定传输装置20A、20B所接收的特定的发送源的接收数据时等，使用该套接字序号。
此外，套接字信息中设定的接收缓冲器地址既可以是预先决定的，也可以是CPU根据系统资源的状态而动态地决定的。套接字信息的接收缓冲器地址字段中，将其初始值设为表示没有设定接收缓冲器地址的值(以下设为0)，在传输装置20A、20B接收到接收数据时，CPU 21A、21B将接收缓冲器地址设定到与接收数据的发送目的地对应的套接字信息的接收缓冲器地址字段。
此外，关于接收大小，CPU 21A、21B将传输装置实际上接收到的接收数据的大小设定到与接收数据的发送目的地对应的套接字信息中的接收大小字段。
接着，说明传输装置20A、20B的动作。以下，以传输装置20A为代表进行说明。
(接收数据的接收时)
传输装置20A将经由传输路径40A送来的来自外部装置的接收数据保存至与外部装置对应的接收缓冲器中。传输装置20A具有前述的套接字信息(参照图2)，因此能够参照该套接字信息，将接收数据保存到与接收数据的发送目的地对应的套接字信息中的接收缓冲器地址所指定的接收缓冲器中。
(接受来自控制器的接收请求时)
在此，从控制器10到传输装置20A作为通信命令而存在接收请求时，接收请求被通知给传输装置20A的处理模块之一且CPU 21A执行的接收处理模块。另外，基于接收处理模块的处理由图3所示的接收处理(前半)和图4所示的接收处理(后半)构成。
若CPU 21A执行的接收处理模块接受接收请求的通知，则从接收请求等待(S11)的状态转到之后的S12的处理。
CPU 21A从接收请求中包含的参数(接收请求参数：图5)提取套接字序号201，检索图3所示的套接字信息中的套接字序号401与从接收请求参数提取到的套接字序号201一致的情况。并且，CPU 21A取得在套接字信息中一致的套接字序号401的接收缓冲器地址402(S12)。在图5的例子中，接收请求参数包含套接字序号201、接收请求大小202、以及接收数据复制目的地地址203。
在上述S12的阶段中，在由控制器10指定的套接字序号所对应的套接字信息的接收缓冲器地址字段402中没有记录接收缓冲器地址的情况下(即初始值仍为0的情况下)，CPU 21A判断为无接收(S13中为“否”)，将接收大小设为0并向控制器10进行应答(S16)。
另一方面，在由控制器10指定的套接字序号所对应的套接字信息的接收缓冲器地址字段402中记录有接收缓冲器地址的情况下，CPU 21A判断为有接收数据(S13中为“是”)，转到S14。在S14中，生成等待处理数据。具体而言，向图6所示的等待处理数据的请求源任务字段301记录用于识别接收请求的请求源的任务的信息，向请求源时隙序号字段302记录时隙序号作为用于确定接收请求的请求源的控制器即控制器10的信息，向接收数据复制目的地地址字段303记录接收请求参数的接收数据复制目的地地址，向接收缓冲器地址字段304记录与接收请求参数的套接字序号对应的套接字信息中的接收缓冲器地址，向接收大小字段305记录与接收请求参数的套接字序号对应的套接字信息中的接收大小，向下一等待处理数据地址字段306记录用于保存下一等待处理数据的资源等待处理队列中的区域的开头地址，从而制作等待处理数据。另外，资源等待处理队列在此构成为在主存储器的存储器空间中，下一等待处理数据地址所指定的区域的组(参照图7的概念图)，但不限于此。
接着，CPU 21A将制作的等待处理数据放入在资源等待处理队列中在先保存的等待处理数据中的下一等待处理数据地址所指定的资源等待处理队列的区域(S15)。将处理返回S11，进行下一接收请求等待(S11)。在该接收请求等待(S11)的期间，CPU 21A转到其他任意的处理。另外，在将等待处理数据放入资源等待处理队列的处理的初期阶段，在资源等待处理队列中没有在先保存的等待处理数据的情况下，设为使用预先决定的下一等待处理数据地址。
CPU 21A若从控制器10接受系统共享资源的空闲通知(用于通知系统共享资源能够在传输装置20A侧使用的通知)作为中断，则中断当前正执行的处理，立刻继续所保留的接收处理模块的接收处理(后半)(图4)。另外，系统共享资源的空闲通知是，在控制器10向传输装置20A进行接收请求的情况下，在本装置不使用系统共享资源时，控制器10对传输装置20A进行的通知。在控制器10没有向传输装置20A进行接收请求的情况下(包括伴随着接收请求的传输装置20A侧的处理完成的情况)，即使在本装置不使用系统共享资源的情况下，控制器10也不进行该通知。
接着，使用图4的流程图说明与来自控制器10的系统共享资源的空闲通知同步地实施的接收处理(后半)。
若从控制器10向传输装置20A通知了系统共享资源的空闲通知作为经由系统总线30的中断，则CPU 21A立刻执行接收处理(后半)。
首先，CPU 21A对用于进行连续处理大小的上限判定的合计处理大小进行清除(S21)。
接着，CPU 21A从资源等待处理队列，取出最初被放入该资源等待处理队列而保留的等待处理数据(S22)。
在此时没有记录有等待处理数据的情况下(S23中为“否”)，CPU 21A结束处理。
另一方面，在资源等待处理队列中记录有等待处理数据的情况下(S23中为“是”)，CPU 21A基于所取出的等待处理数据，针对从接收缓冲器上的接收缓冲器地址字段304所指定的地址位置起记录了接收大小字段305所示的大小量的接收数据，向接收数据复制目的地地址字段303中记录的地址所指定的控制器10的共享存储器13上的区域，实施接收大小字段305所示的大小量的接收数据的复制(参照图1的标号101)(S24)。此时，在来自控制器10的接收请求中包含的参数中指定了接收请求大小的情况下，CPU 21A实施与该接收请求大小相应的接收数据的复制。并且，CPU21A基于等待处理数据的请求源任务字段301以及请求源时隙序号字段302的信息，通过向作为请求源的控制器10的任务通知接收大小，来通知复制已完成(S25)。
接着，CPU 21A对合计处理大小加上所复制的接收数据的接收大小(305)(S26)。
接着，若连续处理大小的上限判定(S27)中合计处理大小为上限大小以上(S27中为“≥”)，则CPU 21A结束接收处理(后半)。另外，在传输装置20A中存在接收请求过程中的处理的情况下，即使在下一系统共享资源空闲的定时，控制器10也进行系统资源的空闲通知。此外，上述上限大小在本实施方式中设为根据系统结构而预先决定的。
另一方面，在连续处理大小的上限判定(S27)中，在合计处理大小小于上限大小(S27中为“<”)的情况下返回S22，CPU 21A从资源等待处理队列，取出接着保留的等待处理数据(S22)，重复S23以后的处理。
如以上那样传输装置20A(20B)以及控制器10进行动作，因此控制器10不会产生由于传输装置20A(20B)与控制器10的任务执行无关地使用系统总线30、共享存储器13、23A、23B等的系统共享资源而导致的以往的等待时间。即，控制器10的任务执行不会延迟。另外，在以往方式中，如图8所示，存在控制器的任务执行延迟资源空闲等待时间量的情况。
(第二实施方式)
在第一实施方式中，在上述的接收处理(后半)中，传输装置20A的CPU 21A在从资源等待处理队列取出等待处理数据的处理结束后，实施连续处理大小的上限判定(S27)。用于该判定的上限大小应根据系统1的动作环境而改变。在本实施方式中，传输装置20A、20B将上限大小作为变量加以保持。并且，传输装置20A、20B的CPU 21A、21B在从控制器10作为通信命令之一而存在该上限大小的变更通知时，将在连续处理大小的上限判定中使用的上限大小变更为所指示的上限大小。通过能够这样动态地变更上限大小，从而传输装置20A、20B能够应对系统的动作环境的变化。另外，本实施方式中的其他结构与前述的第一实施方式相同。
(第三实施方式)
上述的第一实施方式以及第二实施方式的构成为，利用系统共享资源的空闲通知，从而控制器10成为主体来调整控制器10向传输装置20A、20B请求的接收处理的应答定时，但在传输装置20A、20B侧的某事件产生时(例如，在存在来自控制器10以外的请求的情况下等)，有时想要从传输装置20A、20B向控制器10请求所需的处理。在第一实施方式以及第二实施方式中的方法中，在传输装置20A、20B侧没有来自控制器10的请求过程中的接收处理的情况下，不从控制器10进行系统共享资源的空闲通知。因此，在本实施方式中，在这样的情况时，为了从控制器10接受系统资源的空闲通知，从传输装置20A、20B向控制器10进行系统共享资源的空闲通知开始请求。从传输装置20A、20B接受到系统共享资源的空闲通知开始请求的控制器10无论有无请求过程中的接收处理，都持续实施系统共享资源的空闲通知。
此外，在本实施方式中，传输装置20A、20B为了使通过系统共享资源的空闲通知开始请求而持续的系统共享资源的空闲通知停止，向控制器10进行系统共享资源的空闲通知停止请求。控制器10若从传输装置20A、20B接受系统共享资源的空闲通知停止请求，则停止系统共享资源的空闲通知。另外，用于实施系统共享资源的空闲通知开始请求以及系统共享资源的空闲通知停止请求的执行方式是任意的，也可以以中断的方式进行。通过这样，即使在没有来自控制器的请求过程中的接收处理的情况下，也能够向控制器请求所需的处理。
如以上说明那样，根据第一至第三实施方式，能够削减在传输装置侧的处理(接收处理以及伴随着接收处理的向共享存储器的复制等)之中传输装置占有系统共享资源的定时与控制器占有系统共享资源的定时重复的情况，能够削减由于系统共享资源的空闲等待而导致的控制器的任务处理的延迟。即，控制器能够不受到传输装置侧的处理的影响而无延迟地执行自身的任务处理。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，没有意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形被包含于发明的范围、主旨内，且被包含于权利要求书中记载的发明及其均等的范围内。

Claims (5)

1.一种传输装置，经由系统总线而与控制器连接，其中，具备：
第一传输控制部，进行通过所述系统总线的传输控制；以及
控制部，将使用包含所述系统总线的系统共享资源的处理不予执行而是进行保留，在从所述控制器通知了所述系统共享资源的空闲时，实施所保留的使用所述系统共享资源的处理，
所述控制部在保留使用系统共享资源的处理时，存储伴随着该处理的信息，并转到其他处理，在接受到所述系统共享资源的空闲定时通知时，基于所存储的所述信息，立刻继续所保留的使用所述系统共享资源的处理。
2.如权利要求1所述的传输装置，其中，具备：
第二传输控制部，进行与外部的传输路径之间的传输控制；以及
存储部，对经由所述外部的传输路径而接收的数据进行积蓄，
所述控制部实施将所述存储部中积蓄的数据之中由所述控制器请求的数据经由所述系统总线向由所述控制器指定的场所进行传输的处理，作为使用所述系统共享资源的处理。
3.如权利要求2所述的传输装置，其中，
对于将由所述控制器指定的数据经由所述系统总线向由所述控制器指定的场所进行传输的处理，预先设置有连续传输的数据大小的上限值，
在向所述控制器侧传输的数据的大小达到所述上限值时，所述控制部保留接着的处理。
4.如权利要求3所述的传输装置，其中，
所述控制部将所述上限值作为变量加以保持，在存在来自所述控制器的所述上限值的变更指示时，将所述上限值动态地变更为所指示的值。
5.一种传输装置，经由系统总线而与控制器连接，其中，具备：
第一传输控制部，进行通过所述系统总线的传输控制；以及
控制部，将使用包含所述系统总线的系统共享资源的处理不予执行而是进行保留，在从所述控制器通知了所述系统共享资源的空闲时，实施所保留的使用所述系统共享资源的处理，
所述控制部根据需要向所述控制器进行系统共享资源的空闲定时通知的开始请求和通过该开始请求而开始的系统资源的空闲定时通知的停止请求。
CN201580001305.7A 2014-04-14 2015-03-30 传输装置、控制器以及由传输装置和控制器构成的系统 Active CN105393233B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014083067A JP6251112B2 (ja) 2014-04-14 2014-04-14 伝送装置およびコントローラ
JP2014-083067 2014-04-14
PCT/JP2015/059998 WO2015159699A1 (ja) 2014-04-14 2015-03-30 伝送装置、コントローラ、ならびに伝送装置およびコントローラからなるシステム

Publications (2)

Publication Number Publication Date
CN105393233A CN105393233A (zh) 2016-03-09
CN105393233B true CN105393233B (zh) 2018-06-26

Family

ID=54323910

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580001305.7A Active CN105393233B (zh) 2014-04-14 2015-03-30 传输装置、控制器以及由传输装置和控制器构成的系统

Country Status (4)

Country Link
US (1) US10025750B2 (zh)
JP (1) JP6251112B2 (zh)
CN (1) CN105393233B (zh)
WO (1) WO2015159699A1 (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04357548A (ja) * 1990-09-20 1992-12-10 Matsushita Electric Ind Co Ltd マルチプロセッサ
JPH08147178A (ja) 1994-11-24 1996-06-07 Hitachi Ltd 共有資源アクセス方法および共有資源アクセス装置
US5771356A (en) * 1995-01-04 1998-06-23 Cirrus Logic, Inc. Apparatus for controlling FIFO buffer data transfer by monitoring bus status and FIFO buffer thresholds
KR0167938B1 (ko) * 1995-08-28 1999-01-15 배순훈 데이터 전송망의 통신상태 감지회로
US5793994A (en) * 1996-01-31 1998-08-11 3Com Corporation Synchronous event posting by a high throughput bus
US6438710B1 (en) * 1999-08-31 2002-08-20 Rockwell Electronic Commerce Corp. Circuit and method for improving memory integrity in a microprocessor based application
JP2001236304A (ja) * 2000-02-21 2001-08-31 Mitsubishi Electric Corp マイクロコンピュータ
EP1422628B1 (en) * 2001-08-02 2009-10-28 Panasonic Corporation Host apparatus, electronic device, and transmission system control method
JP2005159705A (ja) * 2003-11-26 2005-06-16 Ricoh Co Ltd 画像形成システム
ITTO20060719A1 (it) 2006-10-06 2008-04-07 Micron Technology Inc Architettura di registri filtrati per generare segnali per attuatori
US7774529B2 (en) * 2007-07-03 2010-08-10 Panasonic Corporation Bus communication apparatus that uses shared memory
JP5129040B2 (ja) * 2007-07-03 2013-01-23 パナソニック株式会社 共有メモリを用いたバス通信装置
US8275925B2 (en) * 2010-08-25 2012-09-25 Lsi Corporation Methods and apparatus for improved serial advanced technology attachment performance
EP2750043B1 (en) 2011-08-23 2016-04-20 Fujitsu Limited Information processing apparatus and scheduling method

Also Published As

Publication number Publication date
CN105393233A (zh) 2016-03-09
US20170124017A1 (en) 2017-05-04
US10025750B2 (en) 2018-07-17
JP6251112B2 (ja) 2017-12-20
JP2015203976A (ja) 2015-11-16
WO2015159699A1 (ja) 2015-10-22

Similar Documents

Publication Publication Date Title
WO2017041567A1 (zh) 基于软核处理器的fpga多镜像升级加载方法及装置
US10666758B2 (en) Browser resource pre-pulling method, terminal and storage medium
CN104978261B (zh) 应用程序的测试方法、装置及系统
US20140105068A1 (en) Methods for Zero Loss and Nonstop Packet Processing During System Software Upgrades
CN109558344B (zh) 一种适用于网络传输的dma传输方法及dma控制器
RU2019137096A (ru) Система связи беспилотных летательных аппаратов и система связи сервера беспилотных летательных аппаратов
CN106484311B (zh) 一种数据处理方法及装置
CN104767655B (zh) 一种模拟结果检测方法及装置
CN104461716B (zh) 一种多核异构系统的访问方法及多核异构系统
CN109634720B (zh) 一种多虚拟机共享fpga板卡的方法、系统及装置
JP2008065640A (ja) シミュレーション装置およびそのシミュレーション制御方法
JP2013246447A5 (zh)
CN107704310A (zh) 一种实现容器集群管理的方法、装置和设备
JP2011134275A (ja) スケジューラプログラム、分散シミュレーションシステム及びスケジューラ装置
CN105939293B (zh) 一种skb回收方法及装置
US9424114B2 (en) Input/output (I/O) processing via a page fault doorbell mechanism
EP2913759B1 (en) Memory access processing method based on memory chip interconnection, memory chip, and system
CN105393233B (zh) 传输装置、控制器以及由传输装置和控制器构成的系统
CN103440213A (zh) 一种应用于具有多cpu和网卡的系统的网卡驱动方法
EP3631639A1 (en) Communications for field programmable gate array device
CN103647729A (zh) 一种基于令牌桶的延迟请求处理方法及装置
US10356009B2 (en) Processor designed for a deterministic switched ethernet network
CN116303141A (zh) 一种数据传输方法、装置、设备及介质
CN113938428B (zh) 跨芯片的数据流转发方法及装置
CN105991309B (zh) 数据发送控制方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant