CN105388989A - 利用硬件电源管理单元调节时钟信号的应用处理器及装置 - Google Patents

利用硬件电源管理单元调节时钟信号的应用处理器及装置 Download PDF

Info

Publication number
CN105388989A
CN105388989A CN201510547723.8A CN201510547723A CN105388989A CN 105388989 A CN105388989 A CN 105388989A CN 201510547723 A CN201510547723 A CN 201510547723A CN 105388989 A CN105388989 A CN 105388989A
Authority
CN
China
Prior art keywords
clock signal
signal
intelligent assembly
central processing
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510547723.8A
Other languages
English (en)
Other versions
CN105388989B (zh
Inventor
金荣德
吉勒·迪博
朴镇杓
徐承哲
李宰坤
朱相昱
许祯训
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105388989A publication Critical patent/CN105388989A/zh
Application granted granted Critical
Publication of CN105388989B publication Critical patent/CN105388989B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Microcomputers (AREA)

Abstract

本发明公开了利用硬件电源管理单元调节时钟信号的应用处理器及装置。所述应用处理器包括：中央处理单元；智能组件；硬件电源管理单元，其配置为基于从中央处理单元输出的第一空闲信号来判定应用处理器是否处于系统空闲中，并输出控制信号作为判定结果；以及时钟信号供应控制电路，其配置为基于控制信号将供应给中央处理单元和各智能组件的输出信号从时钟信号变为振荡时钟信号。所述振荡时钟信号具有比所述时钟信号的频率更低的频率。

Description

利用硬件电源管理单元调节时钟信号的应用处理器及装置
相关申请的交叉引用
本申请要求于2014年9月2日提交的韩国专利申请No.10-2014-0115932的优先权，该申请公开的全部内容以引用方式并入本文中。
技术领域
符合本发明构思的示例性实施例的设备和方法涉及集成电路，并且更具体地，涉及如下的应用处理器及包括该应用处理器的装置，即，在集成电路处于系统空闲中时，该应用处理器使用硬件电源管理单元把在该集成电路中使用的时钟信号变为振荡器的时钟信号。
背景技术
动态电压和频率缩放(DVFS)是用于对工作频率和工作电压进行动态调节的技术。电子系统可以使用DVFS来减少不必要的功耗。在最常用的DVFS中，对目标电路的使用情况周期性地进行检查，并根据检查结果对施加至目标电路的工作频率和电压进行调节，以减少目标电路的不必要的功耗。
在包括目标电路的电子系统的操作期间，基于对目标电路的使用情况进行检查的结果来执行DVFS，可以在一定程度上减少电子系统的电流消耗并维持电子系统的性能。然而，当基于对目标电路的使用情况进行检查的结果来执行DVFS，而同时电子系统处于系统空闲状态时，DVFS本身反而不利地影响了电子系统的电流消耗。最近，片上系统(SoC)支持低功耗模式以增加电池的使用时间。当在采用低功耗模式的SoC中周期性地唤醒中央处理单元(CPU)以执行DVFS时，CPU的功耗占据了SoC全部功耗的极大部分。
发明内容
本发明构思的示例性实施例提供了一种应用处理器以及包括该应用处理器的装置，当集成电路处于系统空闲中时，所述应用处理器通过使用硬件电源管理单元来提供振荡器的时钟信号，而不是在该集成电路中使用的时钟信号。
根据本发明构思的部分示例性实施例，提供一种应用处理器，所述应用处理器可包括：中央处理单元(CPU)；智能组件(IP)；硬件电源管理单元(PMU)，其配置为基于从CPU输出的第一空闲信号来判定应用处理器是否处于系统空闲中，并输出控制信号作为判定结果；以及时钟信号供应控制电路，其配置为基于控制信号将提供给CPU和各IP的输出信号从时钟信号变为振荡时钟信号。所述振荡时钟信号具有比所述时钟信号的频率更低的频率。
各IP中的每一个可将第二空闲信号传输至硬件PMU，并且硬件PMU配置为基于第一空闲信号和第二空闲信号来输出控制信号。
CPU可以对CPU和各IP中的每一个是否处于空闲状态进行检测，并可将第一空闲信号传输至硬件电源管理单元。
可以利用CPU在硬件PMU中包括的寄存器中设置检测信息，并且硬件PMU可以基于设置在所述寄存器中的第一空闲信号来输出控制信号。第一空闲信号可表示各IP中的每一个是否已被电源选通。
根据本发明构思的其他示例性实施例，提供一种片上系统(SoC)，其包括：包括CPU在内的至少一个第一类型IP；至少一个第二类型IP；硬件PMU，其配置为基于第一类型IP的工作状态来判定SoC是否处于系统空闲中，并产生控制信号作为判定结果；以及时钟信号供应控制电路，其配置为基于所述控制信号将提供给所述至少一个第一类型IP的输出信号从第一时钟信号变为振荡时钟信号。振荡时钟信号可以具有比第一时钟信号的频率更低的频率。
所述至少一个第一类型IP可包括多个第一类型IP。第一类型IP中的每一个可将空闲信号传输至硬件电源管理单元。所述硬件电源管理单元可以基于来自第一类型IP中的每一个的空闲信号来判定第一类型IP的工作状态，并可以输出控制信号作为对工作状态进行判定的结果。
所述片上系统还可包括独占线，所述独占线配置为将空闲信号从第一类型IP中的每一个传输至硬件电源管理单元。
CPU可以对自身的工作状态以及其他第一类型IP中的每一个的工作状态进行检测，并将检测信息传输至硬件电源管理单元。所述硬件电源管理单元可以基于所述检测信息来判定第一类型IP的工作状态，并输出控制信号作为对工作状态进行判定的结果。
可以利用CPU在硬件电源管理单元中包括的寄存器中设置检测信息。所述硬件电源管理单元可以基于设置在所述寄存器中的检测信息来输出控制信号。
除CPU之外的第一类型IP中的每一个的工作状态可表示第一类型IP中的每一个是否已被电源选通。所述硬件电源管理单元可以基于来自CPU的空闲信号以及第一类型IP中的每一个是否已被电源选通来输出控制信号。
时钟信号供应控制电路可以包括配置为产生振荡时钟信号的振荡器以及配置为产生第一时钟信号的时钟信号发生器。所述时钟信号供应控制电路可以在将所述振荡时钟信号施加至所述至少一个第一类型IP之后关闭所述时钟信号发生器。
时钟信号供应控制电路还可包括多个选择器。所述选择器中的一个可以响应于从硬件电源管理单元输出的各个选择信号中的一个将第一时钟信号和振荡时钟信号中的一个施加至所述至少一个第一类型IP中的一个。
硬件电源管理单元可以响应于中断信号启动已被关闭的时钟信号发生器，并且可以将第一时钟信号施加至所述至少一个第一类型IP。
硬件电源管理单元可以响应于控制信号使被施加至第二类型IP的第二时钟信号保持不变。振荡时钟信号的频率可以低于第二时钟信号的频率。
根据本发明构思的另一些示例性实施例，提供一种移动装置，该移动装置可包括含有上述应用处理器的SoC、连接至SoC的存储器以及连接至SoC的显示器。所述应用处理器可包括配置为对所述存储器的操作进行控制的存储器控制器以及配置为对所述显示器的操作进行控制的显示器控制器。显示器控制器可以通过显示串行接口与显示器进行通信。
根据本发明构思的另一些示例性实施例，提供一种集成电路，该集成电路可包括CPU、智能组件(IP)、配置为对CPU和IP中的至少CPU的工作状态进行判定的电源管理器、以及时钟信号供应控制电路，时钟信号供应控制电路配置为基于判定将时钟信号或振荡时钟信号提供给CPU和IP中的每一个。这里，电源管理器可以对CPU的工作状态进行判定而没有对IP的工作状态进行判定，并且时钟信号供应控制电路可以响应于CPU处于空闲状态的判定结果，向CPU提供振荡时钟信号。此外，时钟信号供应控制电路可以响应于CPU处于空闲状态的判定结果，向CPU提供振荡时钟信号，并且无论是何种判定结果，都向IP提供时钟信号。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他方面将变得更加清楚，其中：
图1是根据本发明构思的部分示例性实施例的移动装置的示意性框图；
图2是根据本发明构思的示例性实施例的集成电路的框图；
图3是根据本发明构思的示例性实施例的时钟信号发生器的示图；
图4是根据本发明构思的另一示例性实施例的时钟信号发生器的示图；
图5是根据本发明构思的示例性实施例的电源管理单元(PMU)的框图；
图6是根据本发明构思的另一示例性实施例的集成电路的框图；
图7是根据本发明构思的另一示例性实施例的PMU的框图；
图8是根据本发明构思的部分示例性实施例的集成电路的操作的流程图；
图9是根据本发明构思的其他示例性实施例的集成电路的操作的流程图；以及
图10是根据本发明构思的其他示例性实施例的集成电路的操作的流程图。
具体实施方式
下面将参照示出了本发明构思的示例性实施例的附图更加全面地描述本发明构思。然而，本发明构思可以按照许多不同的形式实现，而不应理解为仅限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且将向本领域的技术人员全面地传达本发明构思的范围。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。相同的附图标记始终用于表示相同的元件。
应当理解，当一个元件被称作“连接”或“耦接”至另一元件时，所述一个元件可以直接连接至或耦接至另一元件，或者也可以存在中间元件。与此相反，当一个元件被称作“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合并且可缩写为“/”。
应当理解，虽然可在本文中使用术语第一、第二等来描述不同的元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一元件区分开。例如，第一信号可以被称作第二信号，并且类似地，第二信号可以被称作第一信号而没有背离本公开的指教。
本文所使用的术语其目的仅在于描述特定的实施例，而非旨在限制本发明构思。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应当理解，当术语“包含”和/或“包含……的”或者“包括”和/或“包括……的”用于本说明书中时，其指示了存在所述特征、区域、整体、步骤、操作、元件、和/或部件，但并不排除存在或增加其他一个或多个特征、区域、整体、步骤、操作、元件、部件和/或它们的组。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员的通常理解的含义相同的含义。还应当理解，诸如在常用词典中定义的术语应当被解释为具有与其在相关领域和/或本申请的上下文中的含义一致的含义，而不应理想化或者过于正式化地进行解释，除非在本文中明确地这样进行了定义。
图1是根据部分示例性实施例的移动装置10的示意性框图。参照图1，移动装置10可以是使用电池提供工作电压的便携电子装置。
所述便携电子装置可以是笔记本计算机、蜂窝电话、智能手机、平板个人计算机(PC)、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、数字摄像机、便携多媒体播放器(PMP)、个人导航装置或便携导航装置(PND)、手持游戏控制台、移动互联网装置(MID)、多媒体装置、可穿戴计算机、物联网(IoT)装置、万物互联网(IoE)装置、或电子书。
移动装置10可包括集成电路100、存储器300、以及显示器400。移动装置10还可包括摄像头200。
集成电路100可以是对移动装置10的操作进行控制的控制器或处理器。可以将集成电路100实现为片上系统(SoC)、应用处理器(AP)、移动AP、或控制芯片。
这里，“系统空闲”表示这样的状态，在该状态中集成电路100的全部或部分完全空闲或接近完全空闲或者处于空闲模式，以减少集成电路100的功耗。当向集成电路100的全部或部分提供振荡器的振荡时钟信号而不是多个时钟信号时，集成电路100可进入系统空闲。振荡时钟信号的频率低于所述时钟信号中的每一个的频率。
集成电路100可包括多个时钟域110-1至110-8以及硬件电源管理单元(PMU)或电源管理器150。集成电路100可包括不使用时钟信号的一个或多个电路，但是为了描述的清楚性，没有在图1中示出这些电路。
时钟域110-1至110-8中的每一个可包括至少一个利用施加至每个时钟域的时钟信号进行操作的智能组件(intellectualproperty,IP)。这里，IP是并入集成电路100的功能块。IP可以是中央处理器单元(CPU)、图形处理器单元(GPU)、处理器、多核处理器的一个核、存储器、通用串行总线(USB)、外部部件互连(PCI)、数字信号处理器(DSP)、有线接口、无线接口、控制器、嵌入式软件、编码解码器、视频模块(例如，摄像头接口、联合图像专家组(JPEG)处理器、视频处理器、或混频器)、三维图形核、音频系统、或者驱动器。换言之，硬件IP可以是在集成电路100中使用的功能块，并且该功能块可以是具有独特的特征的硬件模块。
可以将时钟域110-1至时钟域110-8分为包括第一类型IP的第一时钟域110-1至第一时钟域110-6以及包括第二类型IP的第二时钟域110-7和第二时钟域110-8。施加至各个时钟域110-1至110-8的时钟信号具有不同的频率。
在正常操作中，根据硬件PMU150的控制将每个时钟信号施加至第一时钟域110-1至第一时钟域110-6中的每一个。在系统空闲时，根据硬件PMU150的控制将从振荡器输出的振荡时钟信号施加至第一时钟域110-1至第一时钟域110-6。各时钟信号的频率高于振荡时钟信号的频率。因此，在将振荡时钟信号施加至第一时钟域110-1至第一时钟域110-6的系统空闲期间，减少了集成电路100的功耗。
然而，在正常操作和系统空闲这两种状态中，将每个时钟信号施加至第二时钟域110-7和第二时钟域110-8中的每一个。换言之，即使在系统空闲时，将各个时钟信号而不是振荡时钟信号分别施加至第二时钟域110-7和第二时钟域110-8。例如，可以在第二时钟域110-7和第二时钟域110-8中的每一个内形成外部连通性IP。
在第四时钟域110-4中包括的存储器控制器110-4A可以控制对存储器300的存取(例如，写操作或读操作)。可以以动态随机存取存储器(DRAM)、闪速存储器、嵌入式多媒体卡(eMMC)或通用闪速存储装置(UFS)来形成存储器300。
在第五时钟域110-5中包括的显示器控制器110-5A可以控制显示器400的操作。在部分实施例中，显示器控制器110-5A可以支持移动行业处理器接口显示串行接口(DSI)、嵌入式DisplayPort(eDP)接口、或高清晰度多媒体接口(HDMI)，但是本发明构思不限于这些示例。
当移动装置10包括摄像头200时，集成电路100还可以包括摄像头接口110-1A。在第一时钟域110-1A中包括的摄像头接口110-1A可以对从摄像头200输出的图像数据进行处理。例如，摄像头接口110-1A可支持摄像头串行接口(CSI)。
摄像头接口110-1A、存储器控制器110-4A以及显示器控制器110-5A是IP的示例。
图2是根据示例性实施例的与图1所示的集成电路100对应的集成电路的框图。参照图2，集成电路100A包括CPU112A、多个IP113-1至113-n(其中“n”是最小为2的自然数)、选择电路115、时钟信号发生器118、时钟管理单元或时钟管理器(CMU)121、以及硬件PMU150A。
可将CPU112A以及IP133-1至IP113-n中的一部分分类为第一类型IP，并且可将IP133-1至IP113-n中的其余IP分类为第二类型IP。换言之，可以基于图5所示的寄存器153A中设置的信息来确定CPU112A与IP133-1至IP113-n中的每一个的类型。如上所述，第一类型IP可接收时钟信号或振荡时钟信号，而第二类型IP可只接收时钟信号。
可以在图1所示的时钟域110-1至时钟域110-8中的对应一个时钟域中形成CPU112A与IP133-1至IP113-n中的每一个。例如，可在第一时钟域110-1至110-6中的一个时钟域中形成第一类型IP，并且可在第二时钟域110-7和第二时钟域110-8中的一个时钟域中形成第二类型IP。在其他实施例中，第一时钟域可变为第二时钟域，反之亦然。
时钟信号供应控制电路可以基于从硬件PMU150A输出的选择信号SEL0至选择信号SELn，向CPU112A和IP113-1至IP113-n分别提供时钟信号CLK0至CLKn，或者向CPU112A和IP113-1至IP113-n提供振荡时钟信号CLK。
例如，在正常操作期间，时钟信号供应控制电路可以基于从硬件PMU150A输出的各个选择信号SEL0至选择信号SELn，将时钟信号CLK0至CLKn分别施加至CPU112A和IP113-1至IP113-n。此时，选择信号SEL0至选择信号SELn可以处于第一电平(例如，高电平)。
然而，在系统空闲时，时钟信号供应控制电路可以基于从硬件PMU150A输出的各个选择信号SEL0至选择信号SELn，将振荡时钟信号CLK施加至CPU112A和IP113-1至IP113-n。此时，选择信号SEL0至选择信号SELn可以处于第二电平(例如，低电平)。
在部分实施例中，时钟信号供应控制电路可包括选择电路115、时钟信号发生器118以及时钟管理单元(CMU)121，但是本发明构思不限于这些实施例。
CPU112A可将空闲信号IDLE0传输至硬件PMU150A。IP113-1至IP113-n可分别将空闲信号IDLE1至空闲信号IDLEn传输至硬件PMU150A。例如，可以通过对应的独占线(或专用线)将空闲信号IDLE0至空闲信号IDLEn中的每一个传输至硬件MPU150A。
硬件MPU150A可以基于空闲信号IDLE0来判定是否已进入系统空闲，并可基于判定结果来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。可替代地，硬件PMU150A可以基于空闲信号IDLE0至空闲信号IDLEn来判定是否已进入系统空闲，并可基于判定结果来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。
选择电路115可包括多个选择器115-0至115-n。选择器115-0可以响应于选择信号SEL0将时钟信号CLK0或振荡时钟信号CLK输出至CPU112A。选择器115-1至115-n可以分别响应于选择信号SEL1至SELn分别将各个时钟信号CLK1至CLKn或振荡时钟信号CLK输出至IP113-1至IP113-n。
时钟信号发生器118包括振荡器117以及锁相环(PLL)119-0至119-n。振荡器117产生振荡时钟信号CLK。锁相环119-0至119-n可利用振荡时钟信号CLK分别产生时钟信号CLK0至CLKn。时钟信号CLK0至CLKn具有彼此不同的频率。
CMU121可以响应于第一控制信号CTR产生用于控制PLL119-0至PLL119-n的操作(例如，启动或关闭)的第二控制信号PCTR。响应于第二控制信号PCTR，可以启动PLL119-0至PLL119-n中的至少一个。
如上所述，在正常操作期间，CPU112A和IP113-1至IP113-n不产生空闲信号IDLE0至空闲信号IDLEn。因此，硬件PMU150A输出位于第一电平的选择信号SEL0至选择信号SELn并输出用于指示维持的第一控制信号CTR。
分别通过选择器115-0至选择器115-n将时钟信号CLK0至CLKn分别施加至CPU112A和IP113-1至IP113-n。此时，CMU121响应于指示维持的第一控制信号CTR产生用于维持PLL119-0至PLL119-n的启动状态的第二控制信号PCTR。
然而，在系统空闲中，CPU112A和IP113-1至IP113-n产生空闲信号IDLE0至空闲信号IDLEn。因此，硬件PMU150A输出位于第二电平(即，低电平)的选择信号SEL0至选择信号SELn，并输出用于指示关闭PLL119-0至PLL119-n的第一控制信号CTR。例如，可以将第一控制信号CTR以串行或并行的方式传输至CMU121。
通过选择器115-0至115-n将振荡时钟信号CLK施加至CPU112A和IP113-1至IP113-n。此后，CMU121响应于指示关闭的第一控制信号CTR产生用于关闭PLL119-0至PLL119-n的第二控制信号PCTR。因此，在将振荡时钟信号CLK施加至CPU112A和IP113-1至IP113-n后，关闭PLL119-0至PLL119-n以减少功耗。
当把中断信号INT输入至硬件PMU150A时，硬件PMU150A产生指示启动的第一控制信号CTR。CMU121响应于指示启动的第一控制信号CTR产生用于启动PLL119-0至PLL119-n的第二控制信号PCTR。
在产生指示启动的第一控制信号CTR之后，硬件PMU150A产生位于第一电平的选择信号SEL0至选择信号SELn。在考虑PLL119-0至PLL119-n的锁定时间的情况下，硬件PMU150A可以确定选择信号SEL0至选择信号SELn的产生时序。
控制信号可包括选择信号SEL0至选择信号SELn、第一控制信号CTR以及第二控制信号PCTR。如上所述，在系统空闲时，时钟信号供应控制电路可以将振荡时钟信号CLK而不是时钟信号CLK0至CLKn输出至CPU112A和IP113-1至IP113-n。
图3是根据示例性实施例的与图2所示的时钟信号发生器118相对应的时钟信号发生器的示图。参照图3，时钟信号发生器118A的振荡器117可以利用从连接至集成电路100A的晶体振荡器OSC输出的时钟信号来产生振荡时钟信号。PLL118-1可利用振荡时钟信号产生时钟信号。分频器120-0至分频器120-n对从PLL118-1输出的时钟信号的频率进行分频以分别产生各个时钟信号CLK0至CLKn。各个时钟信号CLK0至CLKn的频率可以彼此不同。
图4是根据示例性实施例的与图2所示的时钟信号发生器118相对应的时钟信号发生器的示图。参照图4，时钟信号发生器118B的PLL118-1可利用来自集成电路100A外部的外部时钟信号ECLK来产生时钟信号。可通过管脚或焊盘接收外部时钟信号ECLK。分频器120-0至分频器120-n对从PLL118-1输出的时钟信号的频率进行分频以分别产生各个时钟信号CLK0至CLKn。各个时钟信号CLK0至CLKn的频率可以彼此不同。
图5是图2所示的硬件PMU150A的框图。参照图2和图5，硬件PMU150A可包括控制信号发生器151A和寄存器153A。例如，控制信号发生器151A可以是状态机。
控制信号发生器151A可根据从CPU112A输出的空闲信号IDLE0以及寄存器153A中设置的信息来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。寄存器153A可以存储与CPU112A和IP113-1至IP113-n中的每一个相对应的位(例如，“1”(或数据“1”)或“0”(或数据“0”))。
例如，当分别对应于CPU112A和IP113-1至IP113-n的位全部为“1”时，硬件PMU150A可输出位于第二电平(例如，具有“0”的值)的选择信号SEL0至选择信号SELn，并在系统空闲时将指示关闭全部PLL119-0至PLL119-n的第一控制信号CTR输出至CMU121。选择器115-0至选择器115-n将振荡时钟信号CLK分别传输至CPU112A和IP113-1至IP113-n。此后，响应于来自CMU121的第二控制信号PCTR关闭全部PLL119-0至PLL119-n。此时，CPU112A和IP113-1至IP113-n作为第一类型IP进行工作。
然而，当分别对应于CPU112A和IP113-2至113-n的位为“1”且对应于IP113-1的位为“0”时，硬件PMU150A可输出位于第二电平的选择信号SEL0和选择信号SEL2至SELn、位于第一电平(例如，具有“1”的值)的选择信号SEL1以及第一控制信号CTR，所述第一控制信号CTR指示关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至PLL119-n。因此，选择器115-0和选择器115-2至115-n将振荡时钟信号CLK分别传输至CPU112A和IP113-2至IP113-n，而选择器115-1将时钟信号CLK1传输至IP113-1。此后，响应于来自CMU121的第二控制信号PCTR关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至119-n。这种情况下，CPU112A和IP113-2至113-n作为第一类型IP进行工作，而IP113-1作为第二类型IP进行工作。例如，可以在第二时钟域110-7或第二时钟域110-8中形成IP113-1。
可替代地，控制信号发生器151A可以根据分别来自CPU112A和IP113-1至IP113-n的空闲信号IDLE0至空闲信号IDLEn以及寄存器153A中设置的信息，来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。寄存器153A可存储与CPU112A和IP113-1至IP113-n中的每一个相对应的位(例如，“1”或“0”)。
例如，当分别对应于CPU112A和IP113-1至IP113-n的位全部为“1”时，硬件PMU150A可以将位于第二电平的选择信号SEL0至选择信号SELn输出至选择电路115，并将指示关闭全部PLL119-0至PLL119-n的第一控制信号CTR输出至CMU121。
因此，选择器115-0至选择器115-n分别将振荡时钟信号CLK分别传输至CPU112A和IP113-1至IP113-n。此后，响应于来自CMU121的第二控制信号PCTR关闭全部PLL119-0至PLL119-n。这种情况下，CPU112A和IP113-1至IP113-n分别作为第一类型IP进行工作。
然而，当分别对应于CPU112A和IP113-2至113-n的位为“1”且对应于IP113-1的位为“0”时，硬件PMU150A可将位于第二电平的选择信号SEL0和选择信号SEL2至SELn以及位于第一电平的选择信号SEL1输出至选择电路115，并将第一控制信号CTR输出至CMU121，所述第一控制信号CTR指示关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至119-n。
因此，选择器115-0和选择器115-2至115-n将振荡时钟信号CLK分别传输至CPU112A和IP113-2至113-n，而选择器115-1将时钟信号CLK1传输至IP113-1。此后，响应于来自CMU121的第二控制信号PCTR关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至119-n。这种情况下，CPU112A和IP113-2至113-n作为第一类型IP进行工作，而IP113-1作为第二类型IP进行工作。
图6是根据另一示例性实施例的与图1所示的集成电路100相对应的集成电路的框图。参照图6，集成电路100B包括CPU112B、多个IP113-1'至113-n'、选择电路115、时钟信号发生器118、CMU121以及硬件PMU150B。例如，在部分实施例中，IP113-1或IP113-1'可以是GPU，IP113-2或IP113-2'可以是有线接口，并且IP113-n或IP113-n'可以是视频模块，但是本发明构思不限于这些实施例。
CPU112B可监控各个IP113-1'至113-n'的工作状态，并且可基于监测信息ST1至监测信息STn来检测IP113-1'至IP113-n'的工作状态。工作状态可以是运行状态或空闲状态。CPU112B可以基于每个IP的工作状态来检测IP113-1'至IP113-n'中的每一个是否处于空闲状态。CPU112B检测CPU112B和IP113-1'至IP113-n'中的每一个是否处于空闲状态，并根据检测结果将空闲信号或状态信息SET1传输至硬件PMU150B。
图7是图6所示的硬件PMU150B的框图。参照图6和图7，CPU112B或在CPU112B中执行的软件(或固件)可检测CPU112B和IP113-1'至IP113-n'中的每一个是否处于空闲状态，并可将空闲信号或状态信息SET1设置在寄存器153B中。
硬件PMU150B包括控制信号发生器151B以及寄存器153B。控制信号发生器151B可以是状态机。控制信号发生器151B可利用在寄存器153B中设置的状态信息SET1来产生选择信号SEL0至SELn以及第一控制信号CTR。寄存器153B可以存储与CPU112B和IP113-1'至IP113-n'中的每一个相对应的位(例如，“1”或“0”)。
例如，当分别对应于CPU112B和IP113-1'至IP113-n'的位全部为“1”时，硬件PMU150B可以将值为“0”的选择信号SEL0至选择信号SELn输出至选择电路115，并可以将指示关闭全部PLL119-0至PLL119-n的第一控制信号CTR输出至CMU121。选择器115-0至选择器115-n将振荡时钟信号CLK分别传输至CPU112B和IP113-1'至IP113-n'。此后，响应于从CMU121输出的第二控制信号PCTR关闭全部PLL119-0至PLL119-n。这种情况下，CPU112B以及IP113-1'至IP113-n'作为第一类型IP工作。
然而，当分别对应于CPU112B和IP113-2'至113-n'的位为“1”而对应于IP113-1'的位为“0”时，硬件PMU150B可以将值为“0”的选择信号SEL0和选择信号SEL2至SELn以及值为“1”的选择信号SEL1传输至选择电路115，并可将第一控制信号CTR传输至CMU121，所述第一控制信号CTR指示关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至119-n。
选择器115-0和选择器115-2至115-n将振荡时钟信号CLK分别传输至CPU112B和IP113-2'至113-n'，但是选择器115-1将时钟信号CLK1传输至IP113-1'。此后，响应于从CMU121输出的第二控制信号PCTR关闭除PLL119-1之外的其余的PLL119-0以及PLL119-2至119-n。这种情况下，CPU112B和IP113-2'至113-n'作为第一类型IP进行工作，而IP113-1'作为第二类型IP进行工作。
可替代地，CPU112B可以对包括了IP113-1'至113-n'中的任意一个的电源域的每一个是否被电源选通(power-gated)进行判定，并将空闲信号或状态信息SET1传输至硬件PMU150B。电源域是否被电源选通意指该电源域的电源是在供应还是被切断。相应的电源域可包括一个或多个IP。
图8是根据部分示例性实施例的图2所示的集成电路100A的操作的流程图。在操作S110中，时钟信号供应控制电路将时钟信号CLK0至CLKn分别施加至CPU112A和IP113-1至IP113-n。
在操作S120中，CPU112A和IP113-1至IP113-n将它们各自的状态信息传输至硬件PMU150A。状态信息可以是空闲信号IDLE0以及空闲信号IDLE1至IDLEn。
在操作S130中，硬件PMU150A基于状态信息来判定是否已进入系统空闲。当尚未进入系统空闲时，时钟信号供应控制电路执行操作S110。然而，当已进入系统空闲时，硬件PMU150A基于状态信息和寄存器153A中存储的信息来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。
在操作S140中，时钟信号供应控制电路将振荡器117的输出信号CLK施加至IP113-1至IP113-n中的一部分组成的第一IP组以及CPU112A，并将从PLL输出的对应时钟信号施加至IP113-1至IP113-n中的其余IP组成的第二IP组。此时，第一IP组中的IP以及CPU112A可以是第一类型IP，第二IP组中的IP可以是第二类型IP。
在操作S150中，当未将中断信号INT输入至硬件PMU150A时，时钟信号供应控制电路执行操作S140。然而，在操作S150中，当将中断信号INT输入至硬件PMU150A时，即，当发生唤醒事件时，控制信号发生器151A输出第一控制信号CTR，用于启动PLL119-0至PLL119-n中的已被CMU121关闭的至少一个。响应于从CMU121输出的第二控制信号PCTR启动PLL119-0至PLL119-n中的至少一个。
当经过了PLL119-0至PLL119-n中的已启动的至少一个的锁定时间后，硬件PMU150A将至少一个对应的选择信号输出至选择电路115。因此，在操作S160中，时钟信号供应控制电路将来自已启动的PLL的时钟信号(而不是振荡器117的输出信号CLK)施加至第一IP组以及CPU112A。
图9是根据部分示例性实施例的图6所示的集成电路110B的操作的流程图。时钟信号供应控制电路将时钟信号CLK0至CLKn分别施加至CPU112B以及IP113-1'至113-n'。
在操作S210中，CPU112B对CPU112B和IP113-1'至113-n'中的每一个的工作状态进行检测或判定(例如，CPU112B对CPU112B和IP113-1'至113-n'中的每一个是否处于空闲状态进行检测)，并将空闲信号或状态信息SET1传输至硬件PMU150B。换言之，在操作S210中，CPU112B在硬件PMU150B的寄存器153B中存储空闲信号或状态信息SET1。在操作S220中，硬件PMU150B基于寄存器153B中存储的空闲信号或状态信息SET1来判定是否已进入系统空闲。
当已进入系统空闲时，硬件PMU150B基于寄存器153B中存储的空闲信号或状态信息SET1来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。在操作S230中，时钟信号供应控制电路将振荡器117的输出信号CLK施加至IP113-1'至113-n'中的一部分组成的第一IP组以及CPU112B，并将从PLL输出的对应时钟信号施加至IP113-1'至113-n'中的其余IP组成的第二IP组。此时，第一IP组中的IP以及CPU112B可以是第一类型IP，第二IP组中的IP可以是第二类型IP。
在操作S240中，当未将中断信号INT输入至硬件PMU150B时，时钟信号供应控制电路执行操作S230。然而，在操作S240中，当将中断信号INT输入至硬件PMU150B时，即，当发生唤醒事件时，控制信号发生器151B将第一控制信号CTR输出至CMU121，用于启动PLL119-0至PLL119-n中的已关闭的至少一个。响应于从CMU121输出的第二控制信号PCTR启动PLL119-0至PLL119-n中的至少一个。
当经过了PLL119-0至PLL119-n中的已启动的至少一个的锁定时间后，硬件PMU150B将至少一个对应的选择信号输出至选择电路115。因此，在操作S250中，时钟信号供应控制电路将来自已启动的PLL的时钟信号(而不是振荡器117的输出信号CLK)施加至第一IP组以及CPU112B。
图10是根据其他示例性实施例的图6所示的集成电路110B的操作的流程图。在操作S310中，CPU112B将空闲信号或状态信息SET1存储在硬件PMU150B中，所述空闲信号或状态信息SET1表示包括了IP113-1'至113-n'中的任意IP的每个电源域是否已被电源选通。换言之，在操作S310中，CPU112B在硬件PMU150B的寄存器153B中存储空闲信号或状态信息SET1。
在操作S320中，时钟信号供应控制电路将时钟信号CLK0至CLKn分别施加至CPU112B以及IP113-1'至IP113-n'。在操作S330中，硬件PMU150B基于寄存器153B中存储的空闲信号或状态信息SEL1来判定是否已进入系统空闲。当已进入系统空闲时，硬件PMU150B基于空闲信号或状态信息SEL1来产生选择信号SEL0至选择信号SELn以及第一控制信号CTR。
在操作S340中，时钟信号供应控制电路将振荡器117的输出信号CLK施加至IP113-1'至113-n'中的一部分组成的第一IP组以及CPU112B，并将从PLL输出的对应时钟信号施加至IP113-1'至113-n'中的其余IP组成的第二IP组。此时，第一IP组中的IP以及CPU112B可以是第一类型IP，第二IP组中的IP可以是第二类型IP。
在操作S350中，当未将中断信号INT输入至硬件PMU150B时，时钟信号供应控制电路执行操作S340。然而，在操作S350中，当将中断信号INT输入至硬件PMU150B时，即，当发生唤醒事件时，控制信号发生器151B将第一控制信号CTR输出至CMU121，用于启动PLL119-0至PLL119-n中的已关闭的至少一个。响应于从CMU121输出的第二控制信号PCTR启动PLL119-0至PLL119-n中的至少一个。
当经过了PLL119-0至PLL119-n中的已启动的至少一个的锁定时间后，硬件PMU150B将至少一个对应的选择信号输出至选择电路115。因此，在操作S360中，时钟信号供应控制电路将来自已启动的PLL的时钟信号(而不是振荡器117的输出信号CLK)施加至第一IP组以及CPU112B。
如上所述，根据本发明构思的部分实施例，当应用处理器处于系统空闲中时，所述应用处理器通过使用硬件PMU来提供振荡器的振荡时钟信号(而不是在应用处理器中使用的时钟信号)，从而减少了功耗。
可以将上述方法或算法的操作或步骤实现为计算机可读记录介质上的计算机可读代码或通过传输介质进行传输的计算机可读代码。计算机可读记录介质是能够对随后可由计算机系统读取的数据进行存储的任意数据存储装置。计算机可读记录介质的示例包括只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘、以及光学数据存储装置。传输介质可包括通过互联网或多种不同的传输通道进行传输的载波。此外，计算机可读记录介质还可以是在网络中分布的耦接式计算机系统，从而以分布的方式对计算机可读代码进行存储和执行。
根据示例性实施例，可以将如图1至图7所示的用模块表示的部件、元件或单元中的至少一个实现为执行上述各种功能的不同数量的硬件、软件和/或固件结构。例如，这些部件、元件或单元中的至少一个可以使用直接电路结构，如存储器、处理器、逻辑、查找表等，这些电路结构能够在一个或多个微处理器或其他控制设备的控制下执行各种功能。此外，可通过包括了用于执行特定逻辑功能的一种或多种可执行指令的模块、程序或一段代码，来具体地实现这些部件、元件或单元中的至少一个。此外，这些部件、元件或单元中的至少一个还可以包括执行各种功能的处理器(例如CPU)、微处理器等。可以将这些部件、元件或单元中的两个或更多个组合为一个单一的部件、元件或单元，该单一的部件、元件或单元执行所组合的两个或更多个部件、元件或单元的全部操作或功能。此外，虽然没有在上述框图中示出总线，但是可以通过总线来执行各部件、元件或单元之间的通信。可以将上述示例性实施例的各个功能方面实现为在一个或多个处理器上执行的算法的形式。此外，用模块表示的部件、元件或处理步骤可采用任意数量的用于电子配置、信号处理和/或控制、数据处理等的现有技术。
虽然已经参照示例性实施例特定地示出并描述了本发明构思，但是本领域的普通技术人员应当理解的是，可以在形式和细节上进行许多不同的变化，而没有脱离由所附权利要求所限定的本发明构思的精神和范围。

Claims (24)

1.一种应用处理器，包括：
中央处理单元；
多个智能组件；
硬件电源管理单元，其配置为基于从所述中央处理单元输出的第一空闲信号来判定所述应用处理器是否处于系统空闲中，并输出控制信号作为判定结果；以及
时钟信号供应控制电路，其配置为基于所述控制信号，将提供给所述中央处理单元和所述智能组件的输出信号从时钟信号变为振荡时钟信号，
其中，所述振荡时钟信号具有比所述时钟信号的频率更低的频率。
2.根据权利要求1所述的应用处理器，其中，所述智能组件中的每一个配置为将第二空闲信号传输至所述硬件电源管理单元，并且所述硬件电源管理单元配置为基于第一空闲信号和第二空闲信号输出控制信号。
3.根据权利要求1所述的应用处理器，其中，所述中央处理单元配置为对所述中央处理单元和所述智能组件中的每一个是否处于空闲中进行检测，并将第一空闲信号传输至所述硬件电源管理单元。
4.根据权利要求3所述的应用处理器，其中，所述中央处理单元配置为在所述硬件电源管理单元中包括的寄存器中设置第一空闲信号，并且所述硬件电源管理单元配置为基于设置在所述寄存器中的第一空闲信号来输出控制信号。
5.根据权利要求1所述的应用处理器，其中，所述第一空闲信号表示所述智能组件中的每一个是否已被电源选通。
6.一种片上系统，包括：
包括中央处理单元在内的至少一个第一类型智能组件；
至少一个第二类型智能组件；
硬件电源管理单元，其配置为基于所述第一类型智能组件的工作状态来判定所述片上系统是否处于系统空闲中，并产生控制信号作为判定结果；以及
时钟信号供应控制电路，其配置为基于所述控制信号，将提供给所述至少一个第一类型智能组件的输出信号从第一时钟信号变为振荡时钟信号，
其中，所述振荡时钟信号具有比所述第一时钟信号的频率更低的频率。
7.根据权利要求6所述的片上系统，其中，所述至少一个第一类型智能组件包括多个第一类型智能组件，并且
其中，所述第一类型智能组件中的每一个配置为将空闲信号传输至所述硬件电源管理单元，并且所述硬件电源管理单元配置为基于来自所述第一类型智能组件中的每一个的空闲信号来判定所述第一类型智能组件的工作状态，并输出控制信号作为对工作状态进行判定的结果。
8.根据权利要求7所述的片上系统，还包括独占线，所述独占线配置为将空闲信号从所述第一类型智能组件中的每一个传输至所述硬件电源管理单元。
9.根据权利要求6所述的片上系统，其中，所述至少一个第一类型智能组件包括多个第一类型智能组件，并且
其中，所述中央处理单元配置为对自身的工作状态以及其他第一类型智能组件中的每一个的工作状态进行检测，并将通过检测获得的检测信息传输至所述硬件电源管理单元，并且所述硬件电源管理单元配置为基于所述检测信息来判定所述第一类型智能组件的工作状态，并输出控制信号作为对工作状态进行判定的结果。
10.根据权利要求9所述的片上系统，其中，所述中央处理单元配置为在所述硬件电源管理单元中包括的寄存器中设置所述检测信息，并且所述硬件电源管理单元配置为基于设置在所述寄存器中的检测信息来输出控制信号。
11.根据权利要求6所述的片上系统，其中，除所述中央处理单元之外的第一类型智能组件中的每一个的工作状态表示这些第一类型智能组件中的每一个是否已被电源选通，并且
其中，所述硬件电源管理单元配置为基于来自所述中央处理单元的空闲信号以及除所述中央处理单元之外的第一类型智能组件中的每一个是否已被电源选通，来输出控制信号。
12.根据权利要求6所述的片上系统，其中，所述时钟信号供应控制电路包括：
振荡器，其配置为产生所述振荡时钟信号；以及
时钟信号发生器，其配置为产生所述第一时钟信号，
其中，所述时钟信号供应控制电路配置为在将所述振荡时钟信号施加至所述至少一个第一类型智能组件之后，关闭所述时钟信号发生器。
13.根据权利要求12所述的片上系统，其中，所述时钟信号供应控制电路还包括多个选择器，并且
其中，所述选择器中的一个响应于从所述硬件电源管理单元输出的各个选择信号中的一个将所述第一时钟信号和所述振荡时钟信号中的一个施加至所述至少一个第一类型智能组件中的一个。
14.根据权利要求12所述的片上系统，其中，所述硬件电源管理单元配置为响应于中断信号启动已被关闭的时钟信号发生器，并将所述第一时钟信号施加至所述至少一个第一类型智能组件。
15.根据权利要求6所述的片上系统，其中所述硬件电源管理单元响应于控制信号使被施加至所述第二类型智能组件的第二时钟信号保持不变，并且所述振荡时钟信号的频率低于所述第二时钟信号的频率。
16.一种移动装置，包括：
片上系统，其包含根据权利要求1所述的应用处理器；
存储器，其连接至所述片上系统；以及
显示器，其连接至所述片上系统，
其中所述应用处理器包括：
存储器控制器，其配置为对所述存储器的操作进行控制；以及
显示器控制器，其配置为对所述显示器的操作进行控制。
17.根据权利要求16所述的移动装置，其中，所述中央处理单元配置为对所述中央处理单元和所述智能组件中的每一个是否处于空闲状态进行检测，并将第一空闲信号传输至所述硬件电源管理单元。
18.根据权利要求17所述的移动装置，其中，所述中央处理单元配置为在所述硬件电源管理单元中包括的寄存器中设置第一空闲信号，并且所述硬件电源管理单元配置为基于设置在所述寄存器中的第一空闲信号来输出控制信号。
19.根据权利要求16所述的移动装置，其中，所述时钟信号供应控制电路包括：
振荡器，其配置为产生所述振荡时钟信号；以及
时钟信号发生器，其配置为产生所述时钟信号，
其中，所述时钟信号供应控制电路配置为在将所述振荡时钟信号施加至所述中央处理单元和所述智能组件中的至少一个之后，关闭所述时钟信号发生器。
20.根据权利要求19所述的移动装置，其中，所述时钟信号供应控制电路还包括多个选择器，并且
其中，所述选择器中的一个响应于从所述硬件电源管理单元输出的各个选择信号中的一个将所述时钟信号和所述振荡时钟信号中的一个施加至所述至少一个第一类型智能组件中的一个。
21.一种集成电路，包括：
中央处理单元；
智能组件；
电源管理器，其配置为对所述中央处理单元和所述智能组件中的至少所述中央处理单元的工作状态进行判定；以及
时钟信号供应控制电路，其配置为基于判定将时钟信号或振荡时钟信号提供给所述中央处理单元和所述智能组件中的每一个，
其中，所述振荡时钟信号具有比所述时钟信号的频率更低的频率。
22.根据权利要求21所述的集成电路，其中，所述电源管理器配置为对所述中央处理单元的工作状态进行判定而没有对所述智能组件的工作状态进行判定，并且
其中，所述时钟信号供应控制电路配置为响应于所述中央处理单元处于空闲状态的判定结果，向所述中央处理单元提供所述振荡时钟信号。
23.根据权利要求21所述的集成电路，其中，所述电源管理器配置为分别对所述中央处理单元的工作状态和所述智能组件的工作状态进行判定，并且
其中，所述时钟信号供应控制电路配置为响应于所述中央处理单元处于空闲状态的判定结果，向所述中央处理单元提供所述振荡时钟信号，并且无论是何种判定结果，都向所述智能组件提供所述时钟信号。
24.根据权利要求23所述的集成电路，其中，所述中央处理单元配置为对所述智能组件的工作状态进行判定，并将判定结果传输至所述电源管理器，从而使得所述电源管理器确定所述智能组件的工作状态。
CN201510547723.8A 2014-09-02 2015-08-31 利用硬件电源管理单元调节时钟信号的应用处理器及装置 Active CN105388989B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0115932 2014-09-02
KR1020140115932A KR102165265B1 (ko) 2014-09-02 2014-09-02 하드웨어 전력 관리 유닛을 이용하여 클락 신호를 조절할 수 있는 애플리케이션 프로세서와 이를 포함하는 장치들

Publications (2)

Publication Number Publication Date
CN105388989A true CN105388989A (zh) 2016-03-09
CN105388989B CN105388989B (zh) 2020-05-29

Family

ID=55402430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510547723.8A Active CN105388989B (zh) 2014-09-02 2015-08-31 利用硬件电源管理单元调节时钟信号的应用处理器及装置

Country Status (4)

Country Link
US (1) US9880608B2 (zh)
KR (1) KR102165265B1 (zh)
CN (1) CN105388989B (zh)
TW (1) TWI681287B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057770A (zh) * 2016-07-22 2016-10-26 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106057791A (zh) * 2016-07-22 2016-10-26 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106098682A (zh) * 2016-07-22 2016-11-09 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106129055A (zh) * 2016-07-22 2016-11-16 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106129054A (zh) * 2016-07-22 2016-11-16 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106169469A (zh) * 2016-07-22 2016-11-30 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106304685A (zh) * 2016-09-27 2017-01-04 美的智慧家居科技有限公司 系统级封装芯片、制备方法及智慧家居物联网装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI604326B (zh) * 2016-10-27 2017-11-01 財團法人工業技術研究院 基於fpga之系統功率評估裝置與方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155840A (en) * 1990-03-16 1992-10-13 Nec Corporation Single-chip mircocomputer with clock-signal switching function which can disable a high-speed oscillator to reduce power consumption
US20050108591A1 (en) * 2003-11-13 2005-05-19 Mendelson Geoffrey S. Method for reduced power consumption
CN1637683A (zh) * 2003-12-24 2005-07-13 三星电子株式会社 用于减少空闲模式下的功率消耗的处理器系统和方法
US20100026258A1 (en) * 2008-08-01 2010-02-04 Nec Electronics Corporation Semiconductor integrated circuit
CN103163940A (zh) * 2011-12-12 2013-06-19 三星电子株式会社 片上系统时钟控制方法、片上系统及包括其的半导体系统
CN103186164A (zh) * 2012-01-03 2013-07-03 联发科技股份有限公司 时钟产生器与时钟信号产生方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000137699A (ja) 1998-10-30 2000-05-16 Nec Kyushu Ltd マイクロコンピュータ
JP3526009B2 (ja) 1999-02-09 2004-05-10 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ・システムにおける電力管理装置および電力管理方法
JP3923715B2 (ja) 2000-09-29 2007-06-06 株式会社東芝 メモリカード
JP2003323400A (ja) 2003-02-18 2003-11-14 Seiko Epson Corp クロック制御回路、データ転送制御装置及び電子機器
JP2005018662A (ja) 2003-06-30 2005-01-20 Nec Engineering Ltd パワーマネジメントシステム
US7197651B2 (en) * 2003-10-30 2007-03-27 Intel Corporation Power mode calibration for add-on cards on mobile platforms
JP4461850B2 (ja) * 2004-03-12 2010-05-12 日本電気株式会社 携帯情報端末機及びその通信方法
KR100716730B1 (ko) 2004-06-11 2007-05-14 삼성전자주식회사 중앙 처리 장치의 아이들 상태에서의 시스템 전력 소모절감을 위한 방법 및 그 방법을 적용한 모바일 장치
US7868479B2 (en) * 2007-06-27 2011-01-11 Qualcomm Incorporated Power gating for multimedia processing power management
KR100956639B1 (ko) 2007-08-31 2010-05-11 전자부품연구원 컴퓨팅 디바이스의 전력 감소 장치 및 그 방법
US8364857B2 (en) * 2009-08-31 2013-01-29 Qualcomm Incorporated Wireless modem with CPU and auxiliary processor that shifts control between processors when in low power state while maintaining communication link to wireless network
US8271812B2 (en) 2010-04-07 2012-09-18 Apple Inc. Hardware automatic performance state transitions in system on processor sleep and wake events
US9442732B2 (en) * 2012-03-19 2016-09-13 Via Technologies, Inc. Running state power saving via reduced instructions per clock operation
KR20140038737A (ko) 2012-09-21 2014-03-31 삼성전자주식회사 반도체 장치 및 그에 따른 동작 클럭 게이팅 방법
US9618994B2 (en) 2012-10-10 2017-04-11 Facebook, Inc. Processor clocking policies for mobile computing devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155840A (en) * 1990-03-16 1992-10-13 Nec Corporation Single-chip mircocomputer with clock-signal switching function which can disable a high-speed oscillator to reduce power consumption
US20050108591A1 (en) * 2003-11-13 2005-05-19 Mendelson Geoffrey S. Method for reduced power consumption
CN1637683A (zh) * 2003-12-24 2005-07-13 三星电子株式会社 用于减少空闲模式下的功率消耗的处理器系统和方法
US20100026258A1 (en) * 2008-08-01 2010-02-04 Nec Electronics Corporation Semiconductor integrated circuit
CN103163940A (zh) * 2011-12-12 2013-06-19 三星电子株式会社 片上系统时钟控制方法、片上系统及包括其的半导体系统
CN103186164A (zh) * 2012-01-03 2013-07-03 联发科技股份有限公司 时钟产生器与时钟信号产生方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057770A (zh) * 2016-07-22 2016-10-26 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106057791A (zh) * 2016-07-22 2016-10-26 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106098682A (zh) * 2016-07-22 2016-11-09 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106129055A (zh) * 2016-07-22 2016-11-16 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106129054A (zh) * 2016-07-22 2016-11-16 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106169469A (zh) * 2016-07-22 2016-11-30 美的智慧家居科技有限公司 系统级封装芯片及其制备方法以及包含该芯片的设备
CN106304685A (zh) * 2016-09-27 2017-01-04 美的智慧家居科技有限公司 系统级封装芯片、制备方法及智慧家居物联网装置

Also Published As

Publication number Publication date
KR20160027648A (ko) 2016-03-10
US9880608B2 (en) 2018-01-30
CN105388989B (zh) 2020-05-29
TW201619751A (zh) 2016-06-01
KR102165265B1 (ko) 2020-10-13
US20160062437A1 (en) 2016-03-03
TWI681287B (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
CN105388989A (zh) 利用硬件电源管理单元调节时钟信号的应用处理器及装置
EP3872604B1 (en) Hardware automatic performance state transitions in system on processor sleep and wake events
KR102189115B1 (ko) 대칭형 다중 프로세서를 구비한 시스템 온-칩 및 이를 위한 최대 동작 클럭 주파수 결정 방법
US10671404B2 (en) Systems, methods and devices for dynamic power management of devices using game theory
EP3345070B1 (en) Systems and methods for dynamically adjusting memory state transition timers
EP3440531B1 (en) Enhanced dynamic clock and voltage scaling (dcvs) scheme
KR20120082836A (ko) 복수의 회로들에서의 성능 파라미터들 조정
CN104049715A (zh) 平台不可知的功率管理
JP6363191B2 (ja) データマスキングを介してメモリｉ／ｏ電力を低減するためのシステムおよび方法
US20060123261A1 (en) Deep power saving by disabling clock distribution without separate clock distribution for power management logic
TWI849227B (zh) 時脈交叉先進先出（ｆｉｆｏ）狀態斂聚式同步器
JP2021177367A (ja) プロセッサアイドル時間のインテリジェント予測装置及び方法
US9529405B2 (en) Subsystem idle aggregation
US10162922B2 (en) Hybrid clock gating methodology for high performance cores
CN105607728A (zh) 电子设备及其电源管理方法
CN117581189A (zh) 降低远存储器中的存储器功率使用

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant