CN105374796B - 半导体电容结构 - Google Patents
半导体电容结构 Download PDFInfo
- Publication number
- CN105374796B CN105374796B CN201510450693.9A CN201510450693A CN105374796B CN 105374796 B CN105374796 B CN 105374796B CN 201510450693 A CN201510450693 A CN 201510450693A CN 105374796 B CN105374796 B CN 105374796B
- Authority
- CN
- China
- Prior art keywords
- segment
- metal layer
- capacitance structure
- semiconductor capacitance
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 126
- 239000002184 metal Substances 0.000 claims abstract description 126
- 238000005516 engineering process Methods 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 230000007306 turnover Effects 0.000 claims description 2
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 238000012423 maintenance Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明实施例公开了一种半导体电容结构。其包括：第一金属层，作为所述半导体电容结构的第一电极的一部分，所述第一金属层包括：第一部分，具有第一图案；以及第二部分，连接至所述第一部分；第二金属层，作为所述半导体电容结构的第二电极的一部分；以及第一介电层，形成于所述第一金属层和所述第二金属层之间。本发明实施例的半导体电容结构，可用于高电压维持。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种可用于高电压维持(high voltagesustain)的具有高电容密度的半导体电容结构，该半导体电容结构可以应用于28nm以下半导体工艺。
背景技术
在半导体制造工艺中，由MIM(metal-insulator-metal，金属-绝缘物-金属)电容结构构成的金属电容，广泛应用于ULSI(Ultra Large Scale Integration，超大规模集成)设计中。由于具有MIM电容结构的金属电容在耗尽区具有更低的电阻、不显著的寄生效应以及不存在感应电压偏移，因此该金属电容一般作为半导体电容设计的主要选择。
但是，由于MIM电容结构的制造成本非常昂贵(主要因为制造工艺中需要附加光掩膜)，以及由于随着先进半导体制造工艺技术的发展，成本变得更加显著，因此根据更加经济的半导体制造工艺技术的需要，研制了仅使用标准CMOS(complementary metal oxidesemiconductor，互补金属氧化物半导体)制造工艺的MOM(metal-oxide-metal，金属-氧化物-金属)结构的叉指(interdigitated)金属电容。
在现有技术中，定义了多层叉指(multilevel interdigitated)半导体电容结构。其中，该多层叉指半导体电容结构至少包括：多个奇数层、多个偶数层和多个电介质层。该多个奇数层和多个偶数层包括：第一电极和第二电极。多个奇数层中的第一电极通过第一总线耦接至多个偶数层中的第一电极。类似地，多个奇数层中的第二电极通过第二总线耦接至多个偶数层中的第二电极。
请一并参考图1和图2。图1是现有的多层叉指半导体电容结构的奇数层10的简化示意图，图2是现有的多层叉指半导体电容结构的偶数层20的简化示意图。如图1所示，奇数层10包括：第一电极11和第二电极15。第一电极11包括：第一片段(section)12和多个平行排列的第二片段13。该第一片段12包括：第一部分12A和第二部分12B。第一部分12A和第二部分12B分别构成L形的第一片段12的两条线(two strokes)。多个平行排列的第二片段13连接(join)第一片段12的第一部分12A，并且彼此通过一预定距离隔开。第二电极15包括：第一片段16和多个平行排列的第二片段17。第一片段16包括：第一部分16A和第二部分16B。第一部分16A和第二部分16B分别构成L形的第一片段16的两条线。多个平行排列的第二片段17连接第一片段16的第一部分16A，并且彼此通过一预定距离隔开。第一电极11的多个第二片段13和第二电极15的多个第二片段17以平行的方式互相交叉。
如图2所示，偶数层20包括：第一电极21和第二电极25。第一电极21包括：第一片段22和多个平行排列的第二片段23。第一片段22包括：第一部分22A和第二部分22B。第一部分22A和第二部分22B分别构成L形的第一片段22的两条线。多个平行排列的第二片段23连接第一片段22的第一部分22A，并且彼此通过一预定距离隔开。第二电极25包括：第一片段26和多个平行排列的第二片段27。第一片段26包括：第一部分26A和第二部分26B。第一部分26A和第二部分26B分别构成L形的第一片段26的两条线。多个平行排列的第二片段27连接第一片段26的第一部分26A，并且彼此通过一预定距离隔开。第一电极21的多个第二片段23和第二电极25的多个第二片段27以平行的方式彼此交叉。图1中第一电极11的第二片段13垂直于图2中第一电极21的第二片段23。
但是，在现有的多层叉指半导体电容结构中，由于金属间距(pitch)(例如：图1中第一电极11的第二片段13和第二电极15的第二片段17之间的间距)之间的介电参数的值比较低(即低k值(low-k)，如2.63)，因此需要增大金属间距来得到更好的可靠性(例如，当电压为6.6V时，需要金属间距为0.18微米)，但是这将引起巨大的电容减少。另外，由于28nm以下半导体工艺的特性和PA(功率放大器)设计中的大电压摆幅(如6v)，因此需要创新的半导体电容结构来满足高电压的可靠性问题(即用于高电压维持)。
发明内容
有鉴于此，本发明实施例提供了一种半导体电容结构，具有高电容密度，可用于高电压维持。
本发明实施例提供了一种半导体电容结构，包括：
第一金属层，作为所述半导体电容结构的第一电极的一部分，所述第一金属层包括：第一部分，具有第一图案；以及第二部分，连接至所述第一部分；
第二金属层，作为所述半导体电容结构的第二电极的一部分；以及
第一介电层，形成于所述第一金属层和所述第二金属层之间。
其中，所述第一部分包括：多个彼此平行排列的片段，所述片段构成所述第一图案。
其中，所述片段具有转弯。
其中，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
其中，所述第二金属层包括：
第三部分，具有第二图案；以及
第四部分，连接至所述第三部分。
其中，所述第一部分和所述第三部分互相垂直对称，并且所述第一图案与所述第二图案相同。
其中，所述第三部分包括：多个互相平行排列的片段，所述片段构成所述第二图案。
其中，所述片段具有转弯；
和/或，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
其中，所述第一图案中的片段与所述第二图案中的片段重叠。
其中，进一步包括：
第三金属层，作为所述半导体电容结构的第一电极的另一部分；以及
第二介电层，形成于所述第三金属层和所述第二金属层之间。
其中，所述第三金属层包括：
第五部分，具有第三图案；以及
第六部分，连接至所述第三部分。
其中，所述第五部分包括：多个互相平行排列的片段，所述片段构成所述第三图案。
其中，所述片段具有转弯；
和/或，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
其中，所述第一图案中的片段和所述第三图案中的片段重叠。
其中，所述第一图案为多边形、椭圆形和圆形中之一；
或者，所述第二金属层包括：第三部分，具有第二图案；以及第四部分，连接至所述第三部分；其中，所述第二图案为多边形、椭圆形和圆形中之一；
或者，进一步包括：第三金属层，作为所述半导体电容结构的第一电极的另一部分；以及第二介电层，形成于所述第三金属层和所述第二金属层之间；所述第三金属层包括：第五部分，具有第三图案；以及第六部分，连接至所述第三部分，其中，所述第三图案为多边形、椭圆形和圆形中之一。
其中，所述第二金属层为金属板；
和/或，所述半导体电容结构为金属-氧化物-金属型电容结构；
和/或，所述半导体电容结构应用于28nm以下半导体工艺。
其中，所述第一金属层和所述第二金属层之间的间距为0.075～0.095微米。
本发明实施例的有益效果是：
本发明实施例，由于介电层设置于第一金属层和第二金属层之间，所以具有更高的电容密度，从而可以用于高电压维持。
附图说明
图1是现有多层叉指半导体电容结构的奇数层的简化示意图；
图2是现有多层叉指半导体电容结构的偶数层的简化示意图；
图3是根据本发明第一实施例的半导体电容结构的奇数金属层的简化示意图；
图4是根据本发明第一实施例的半导体电容结构的偶数金属层的简化示意图；
图5是根据本发明第一实施例的半导体电容结构的简化的横截面示意图；
图6是根据本发明第二实施例的半导体电容结构的奇数金属层的简化示意图；
图7是根据本发明第二实施例的半导体电容结构的偶数金属层的简化示意图；
图8是根据本发明第二实施例的半导体电容结构的简化的横截面示意图；
图9是根据本发明第三实施例的另一金属层的简化示意图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
本发明实施例所描述的半导体电容结构采用电容制造技术来使MOM(metal-oxide-metal，金属-氧化物-金属)电容结构具体化。作为该半导体电容结构的实现方案，其不需要超过标准CMOS制造工艺的额外工艺成本。换言之，本发明实施例中的电容包括：作为导电材料的金属层和作为介电材料的氧化层。但是，本领域技术人员能够理解：本发明的实现不需要限制于如下文中公开的实施例。其它已知或者新的导电材料或介电材料也可以用来实现本发明的电容结构。
请一并参考图3和图4。图3是根据本发明第一实施例的半电体电容结构的奇数金属层30的简化示意图，以及图4是根据本发明第一实施例的半导体结构的偶数金属层的简化示意图。一般而言，通过交叉(interlacing)和堆叠(stacking)多个图3所示的奇数金属层30和多个图4所示的偶数金属层40来表示(formulate)根据本发明实施例的半导体电容结构。换言之，在一奇数金属层30的顶部上叠加一偶数金属层40，进一步在该偶数金属层40的顶部上叠加另一奇数金属层，以及以同样的方法继续，以便于通过交叉和堆叠多个奇数金属层30和多个偶数金属层40而制成半导体电容结构。另外，在每个奇数/偶数金属层30、40和它相邻的偶数/奇数金属层40、30之间引入氧化层，该氧化层作为电介质层。本领域技术人员可以理解：单个奇数金属层30和单个偶数金属层40足以构成可工作的半导体电容结构。
如图3所示，设置奇数金属层30为半导体电容结构的第一电极(如阴极)的一部分，以及奇数金属层30包括：第一部分32和第二部分34，其中形成的第一部分32具有第一图案，第二部分34连接至第一部分32。利用氧化层作为第一部分32和第二部分34之间的电介质层。在本实施例中，第一部分32包括：多个彼此平行排列的片段(section)36，这些片段构成第一图案(诸如图3所示的方形梳状图案)。请注意，以上形状和实施例仅仅是出于说明的目的，并不意味着限制本发明。例如，根据不同的设计需要，第一图案可以为多边形、椭圆形或者圆形。
如图4所示，设置偶数金属层40为半导体电容结构的第二电极(例如阳极)的一部分，并且偶数金属层40在这个实施例中包括：第三部分42和第四部分44，其中形成的第三部分42具有第二图案，并且第四部分42连接至第三部分42。第三部分42包括：多个彼此平行排列的片段，这些片段构成第二图案(例如图4所示的方形梳状图案)。第三部分42具有与奇数金属层30中的第一部分32的几何布局图案相同的几何布局图案，与第一部分32对齐并且位于第一部分32的上面或者下面。第四部分44也具有与奇数金属层30中的第二部分34的几何布局图案相同的几何布局图案，并且与第二部分34对齐且位于第二部分34的上面或者下面。换言之，本实施例中，偶数金属层40的电容结构重复了奇数金属层30的电容结构，其中第一部分32和第三部分42彼此垂直对称，并且第一图案和第二图案相同。请注意，以上形状和实施例仅是出于说明的目的，并不意味着限制本发明。例如，根据不同设计需要，第二图案可以为多边形、椭圆形或者圆形。
请参考图5，图5是根据本发明第一实施例的半导体电容结构的简化的横截面的示意图。如图5所示，半导体电容结构包括：2个奇数金属层30和一偶数金属层40。奇数金属层30的片段之间的间距x例如可以为0.05微米，偶数金属层40的片段之间的间距x例如可以为0.05微米，并且奇数金属层30的片段的宽度例如可以为0.09微米，偶数金属层40的片段的宽度例如可以为0.09微米。奇数金属层30和偶数金属层40之间的间距y例如可以为0.075～0.095微米。请注意以上形状和实施例仅是出于说明的目的，并不意味着限制本发明。例如，根据不同设计需要，奇数金属层30和偶数金属层40的数目可以改变。
请一并参考图6和图7。图6是根据本发明第二实施例的半导体电容结构的奇数金属层50的简化示意图，以及图7是根据本发明第二实施例的半导体电容结构的偶数金属层60的简化示意图。一般而言，通过交叉和堆叠多个图6所示的奇数金属层50和多个图7所示的偶数金属层60而表示根据本发明实施例的半导体电容结构。换言之，在一奇数金属层50的顶部上叠加一偶数金属层60，进一步在该偶数金属层60的顶部上叠加另一奇数金属层50，以及以同样的方法继续，以便于通过交叉和堆叠多个奇数金属层50和多个偶数金属层60而制成半导体电容结构。另外，在每个奇数/偶数金属层50、60和它相邻的偶数/奇数金属层60、50之间引入氧化层，作为电介质层。本领域技术人员可以理解：单个奇数金属层50和单个偶数金属层60足以构成可工作的半导体电容结构。
如图6所示，设置奇数金属层50作为半导体电容结构的第一电极(例如阴极)的一部分，并且奇数金属层50包括：第一部分52和第二部分54，其中形成的第一部分52具有第一图案，并且第二部分54连接至第一部分52。使用氧化层作为第一部分52和第二部分54之间的电介质层。在这个实施例中，第一部分52包括：多个彼此平行排列的片段56，以及这些片段56构成第一图案(如图6所示的方形梳状图案)。请注意，以上形状和实施例仅是出于说明的目的，并不意味着限制本发明。例如，根据不同设计需要，第一图案可以为多边形、椭圆形或者圆形。
如图7所示，设置偶数金属层60为半导体电容结构的第二电极(如阳极)的一部分，并且这个实施例中偶数金属层60包括第三部分62。其中形成的第三部分62具有第二图案(如图7所示的方形板状图案)。请注意以上形状和实施例仅是出于说明的目的，并不意味着限制本发明。例如，根据不同设计需要，第二图案可以为多边形、椭圆形或者圆形。
请参考图8。图8是根据本发明实施例的半导体电容结构的简化的横截面的示意图。如图8所示，半导体电容结构200包括：两个奇数金属层50和一个偶数金属层60。奇数金属层50的片段之间的间距x例如可以为0.05微米，并且片段的宽度例如可以为0.09微米。奇数金属层50和耦数金属层60之间的间距y例如可以是0.075～0.095微米。请注意以上形状和实施例仅是出于说明的目的，并不意味着限制本发明。例如，根据不同设计需要，奇数金属层50和偶数金属层60的数目可以变化。
另外，以上实施例中的片段36、46、56在形状上也可以改变为具有转折(turn)，如图9示出的根据本发明第三实施例的另一金属层70所示。尽管以上实施例示出的半导体电容结构向着方形或矩形类几何结构发展，但是本领域技术人员能够理解：这些实施例并不意味着对限制本发明。例如，半导体电容结构可以向多边形(例如菱形、六边形、八边形)类几何结构、椭圆类几何结构或者圆形类几何结构发展。请注意，以上形状和实施例仅是出于说明的目的，并不意味着对限制本发明。
另外，请注意：根据各种半导体制造工艺的差异，奇数层30、50，偶数层40、60和金属层70使用的材料可以是铝、铜、金或者其它金属或非金属材料；并且这些材料的替换全部落入本发明的保护范围。
本发明实施例的半导体电容结构在奇数金属层和偶数金属层之间形成氧化层，以便于完成MOM电容结构。另外，由于半导体工艺技术的发展，可以堆叠大量的金属层。并且由于金属层之间的距离变得更小，因此可以取得更高的单元电容。
本发明实施例的半导体电容结构由于采用纵向电容结构(即于不同金属层之间形成电容结构)，因此其相比于现有的横向电容结构(即于相同金属层中形成电容结构)可以具有更高的电容密度，并且可以用于高电压维持以及可应用于28nm以下半导体工艺。另外，内部不同金属层(inter different metal layers，IMD)的电介质的可靠性优于相同金属层的电介质的情形。例如，当奇数金属层和偶数金属层之间的间距y为0.085微米时，IMD的电介质参数大约可以为12.43。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种半导体电容结构，其特征在于，包括：
第一金属层，作为所述半导体电容结构的第一电极的一部分，所述第一金属层包括：第一部分，具有第一图案；以及第二部分，连接至所述第一部分；
第二金属层，作为所述半导体电容结构的第二电极的一部分；以及
第一介电层，形成于所述第一金属层和所述第二金属层之间；
其中，该第一部分包括：多个片段，该多个片段构成所述第一图案；
其中，所述第二金属层包括：第三部分，具有第二图案；以及第四部分，连接至所述第三部分；
其中，所述第一部分和所述第三部分对齐并且所述第一部分位于所述第三部分的上面或下面，并且所述第一图案与所述第二图案相同。
2.如权利要求1所述的半导体电容结构，其特征在于，所述多个片段彼此平行排列。
3.如权利要求2所述的半导体电容结构，其特征在于，所述片段具有转折。
4.如权利要求2所述的半导体电容结构，其特征在于，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
5.如权利要求1所述的半导体电容结构，其特征在于，所述第三部分包括：多个互相平行排列的片段，所述第三部分中的片段构成所述第二图案。
6.如权利要求5所述的半导体电容结构，其特征在于，所述第三部分中的片段具有转折；
和/或，所述第三部分中的片段之间的间距为0.05微米，所述第三部分中的片段的宽度为0.09微米。
7.如权利要求5所述的半导体电容结构，其特征在于，所述第一部分中的片段与所述第三部分中的片段重叠。
8.如权利要求1所述的半导体电容结构，其特征在于，进一步包括：
第三金属层，作为所述半导体电容结构的第一电极的另一部分；以及
第二介电层，形成于所述第三金属层和所述第二金属层之间。
9.如权利要求8所述的半导体电容结构，其特征在于，所述第三金属层包括：
第五部分，具有第三图案；以及
第六部分，连接至所述第三部分。
10.如权利要求9所述的半导体电容结构，其特征在于，所述第五部分包括：多个互相平行排列的片段，所述第五部分中的片段构成所述第三图案。
11.如权利要求10所述的半导体电容结构，其特征在于，所述第五部分中的片段具有转折；
和/或，所述第五部分中的片段之间的间距为0.05微米，所述第五部分中的片段的宽度为0.09微米。
12.如权利要求10所述的半导体电容结构，其特征在于，所述第一部分中的片段和所述第五部分中的片段重叠。
13.如权利要求1所述的半导体电容结构，其特征在于，所述第二金属层为金属板；
和/或，所述半导体电容结构为金属-氧化物-金属型电容结构；
和/或，所述半导体电容结构应用于28nm以下半导体工艺。
14.如权利要求1所述的半导体电容结构，其特征在于，所述第一金属层和所述第二金属层之间的间距为0.075～0.095微米。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201462036629P | 2014-08-13 | 2014-08-13 | |
| US62/036,629 | 2014-08-13 | ||
| US14/748,161 US10096543B2 (en) | 2014-08-13 | 2015-06-23 | Semiconductor capacitor structure for high voltage sustain |
| US14/748,161 | 2015-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105374796A CN105374796A (zh) | 2016-03-02 |
| CN105374796B true CN105374796B (zh) | 2018-12-28 |
Family
ID=53758123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510450693.9A Active CN105374796B (zh) | 2014-08-13 | 2015-07-28 | 半导体电容结构 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10096543B2 (zh) |
| EP (1) | EP2985797A3 (zh) |
| CN (1) | CN105374796B (zh) |
| TW (1) | TWI604482B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070296013A1 (en) * | 2006-06-26 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device structure for reducing mismatch effects |
| CN100438079C (zh) * | 2006-03-28 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 电容器结构及多层电容器结构 |
| US20110057293A1 (en) * | 2009-09-04 | 2011-03-10 | Chun-An Tsai | Metal-oxide-metal capacitor having low parasitic capacitor |
| CN102224588A (zh) * | 2008-11-21 | 2011-10-19 | 吉林克斯公司 | 整合电容器的遮蔽 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
| JP2001167968A (ja) | 1999-12-03 | 2001-06-22 | Tdk Corp | 積層セラミックコンデンサ |
| US7994610B1 (en) | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Integrated capacitor with tartan cross section |
| US8971014B2 (en) * | 2010-10-18 | 2015-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection structure for metal-oxide-metal capacitor |
| WO2012128763A1 (en) * | 2011-03-23 | 2012-09-27 | Empire Technology Development Llc | Capacitor with parallel nanotubes |
-
2015
- 2015-06-23 US US14/748,161 patent/US10096543B2/en active Active
- 2015-07-28 CN CN201510450693.9A patent/CN105374796B/zh active Active
- 2015-07-29 EP EP15178846.0A patent/EP2985797A3/en not_active Withdrawn
- 2015-08-03 TW TW104125143A patent/TWI604482B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100438079C (zh) * | 2006-03-28 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 电容器结构及多层电容器结构 |
| US20070296013A1 (en) * | 2006-06-26 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device structure for reducing mismatch effects |
| CN102224588A (zh) * | 2008-11-21 | 2011-10-19 | 吉林克斯公司 | 整合电容器的遮蔽 |
| US20110057293A1 (en) * | 2009-09-04 | 2011-03-10 | Chun-An Tsai | Metal-oxide-metal capacitor having low parasitic capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105374796A (zh) | 2016-03-02 |
| EP2985797A2 (en) | 2016-02-17 |
| US20160049462A1 (en) | 2016-02-18 |
| TWI604482B (zh) | 2017-11-01 |
| TW201606824A (zh) | 2016-02-16 |
| EP2985797A3 (en) | 2016-06-01 |
| US10096543B2 (en) | 2018-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6542351B1 (en) | Capacitor structure | |
| CN102217068B (zh) | 金属-绝缘体-金属电容器 | |
| CN103050549B (zh) | 金属-氧化物-金属电容器结构 | |
| TWI487123B (zh) | 用於電容器的結構體及其方法 | |
| US9098668B2 (en) | Layout of an integrated circuit | |
| US20080237792A1 (en) | Semiconductor capacitor structure and layout pattern thereof | |
| US20150123244A1 (en) | Differential moscap device | |
| EP1497869B1 (de) | Halbleiterbauelement mit integrierter, eine mehrzahl an metallisierungsebenen aufweisender kapazitätsstruktur | |
| CN107785363A (zh) | 一种mom电容版图及其结构单元、建模方法 | |
| US8856715B1 (en) | Capacitor designs for integrated circuits utilizing self-aligned double patterning (SADP) | |
| CN203850292U (zh) | 一种用于监测金属层短路的测试结构 | |
| CN105374796B (zh) | 半导体电容结构 | |
| CN100359692C (zh) | 多层叉合金属电容结构 | |
| CN102446896A (zh) | 一种盘旋式金属间电容结构及其布局 | |
| TWI707480B (zh) | 電容結構 | |
| CN103700645A (zh) | Mom电容及其制作方法 | |
| CN101419969A (zh) | 金属-氧化物-金属电容结构 | |
| TWI514448B (zh) | 金屬－絕緣體－金屬電容器及其形成之方法 | |
| CN109755181A (zh) | 基于Dummy结构的MIM电容 | |
| CN104882430A (zh) | 一种基于深亚微米cmos工艺的横向mom电容 | |
| KR101487591B1 (ko) | Mom 커패시터 | |
| CN108091641A (zh) | Mim电容器及其制作方法 | |
| CN108123037B (zh) | Mim电容器及其制作方法 | |
| TWI580057B (zh) | 半導體電容 | |
| CN100454550C (zh) | 电容结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |