CN105374775B - 焊盘、半导体器件和半导体器件的制造工艺 - Google Patents

焊盘、半导体器件和半导体器件的制造工艺 Download PDF

Info

Publication number
CN105374775B
CN105374775B CN201410443164.1A CN201410443164A CN105374775B CN 105374775 B CN105374775 B CN 105374775B CN 201410443164 A CN201410443164 A CN 201410443164A CN 105374775 B CN105374775 B CN 105374775B
Authority
CN
China
Prior art keywords
metal
layer
metal column
manufacturing process
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410443164.1A
Other languages
English (en)
Other versions
CN105374775A (zh
Inventor
金晨
乔中辰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410443164.1A priority Critical patent/CN105374775B/zh
Publication of CN105374775A publication Critical patent/CN105374775A/zh
Application granted granted Critical
Publication of CN105374775B publication Critical patent/CN105374775B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请提供了一种焊盘、半导体器件和半导体器件的制造工艺。焊盘包括：金属柱，金属柱的第一端具有凹部；焊料凸块，焊料凸块设置在金属柱的凹部处；焊垫，焊垫与金属柱的第二端连接。由于金属柱的第一端具有凹部，且焊料凸块设置在金属柱的凹部处，因而有效防止焊料凸块在回流工艺时顺着金属柱的边缘流下形成介金属化合物，从而有效避免焊料凸块过多消耗和金属柱机械强度变弱，进而提高了半导体器件的封装可靠性。同时，本申请中的焊盘具有结构简单、制造成本低的特点。

Description

焊盘、半导体器件和半导体器件的制造工艺
技术领域
本申请涉及半导体技术领域，更具体地，涉及一种焊盘、半导体器件和半导体器件的制造工艺。
背景技术
如图1所示，现有技术中的焊盘包括金属柱10’(例如铜柱)、焊料凸块20’和焊垫30’，焊料凸块20’设置在金属柱10’的第一端，焊垫30’设置在金属柱10’的第二端。由于金属柱10’与焊料凸块20’接合的一端为平面形，因而在焊料回流工艺(Reflow)中，焊料凸块20’在熔融为球体状时会沿着金属柱10’的边缘流下，从而在金属柱10’的外壁上形成非常厚的介金属化合物(IMC)。由于介金属化合物的脆性较高，易变成扇贝状从界面剥离，因而会导致金属柱10’的机械强度变弱，焊料凸块20’过多消耗的问题，从而影响半导体器件的封装可靠性。
申请内容
本申请旨在提供一种焊盘、半导体器件和半导体器件的制造工艺，以解决现有技术的中焊料凸块容易沿着金属柱的边缘流下而导致焊料凸块过多消耗、金属柱机械强度变弱的问题。
为解决上述技术问题，根据本申请的一个方面，提供了一种焊盘，包括：金属柱，金属柱的第一端具有凹部；焊料凸块，焊料凸块设置在金属柱的凹部处；焊垫，焊垫与金属柱的第二端连接。
进一步地，焊盘还包括阻挡层，阻挡层设置在金属柱与焊料凸块之间。
进一步地，焊盘还包括金属层，金属层设置在焊垫和金属柱之间。
根据本申请的另一个方面，提供了一种半导体器件，包括晶圆衬底、焊盘和介质层，介质层和焊盘均设置在晶圆衬底上，焊盘是上述的焊盘。
根据本申请的另一个方面，提供了一种半导体器件的制造工艺，包括对金属柱进行工艺处理，以使金属柱的第一端形成凹部。
进一步地，对金属柱进行工艺处理时，调节电镀药液比例，以使金属柱的第一端形成凹部。
进一步地，制造工艺还包括在对金属柱进行工艺处理后的：步骤S10：在金属柱的凹部处沉积阻挡层；步骤S20：在阻挡层上沉积焊料凸块。
进一步地，阻挡层的金属性大于金属柱和焊料凸块的金属性。
进一步地，制造工艺还包括在步骤S20后的：步骤S30：烘烤处理，以使金属柱的外壁形成第一金属氧化层、焊料凸块的外壁形成第二金属氧化层、阻挡层的外壁形成第三金属氧化层；步骤S40：回流处理，以使第一金属氧化层和第二金属氧化层被还原。
进一步地，在步骤S40中通过控制还原剂的通入量，以使第一金属氧化层和第二金属氧化层被还原。
进一步地，在步骤S40中还包括对焊料凸块进行抽气处理，且抽气方向沿竖直方向向上。
进一步地，制造工艺还包括在对金属柱进行工艺处理前的：步骤S100：在设置有焊垫的晶圆衬底上沉积介质层；步骤S200：对介质层进行刻蚀得到第一通孔，焊垫的一部分暴露在第一通孔处；步骤S300：在介质层上沉积金属层，金属层通过第一通孔与焊垫电连接；步骤S400：在金属层上沉积光阻层；步骤S500：对光阻层进行曝光显影形成第二通孔；步骤S600：在第二通孔内沉积形成金属柱。
进一步地，制造工艺还包括在步骤S20后的：步骤S21：去除光阻层；步骤S22：对金属层进行刻蚀，以去除未被金属柱覆盖的部分金属层。
本申请中金属柱的第一端具有凹部，焊料凸块设置在金属柱的凹部处，焊垫与金属柱的第二端连接。由于金属柱的第一端具有凹部，且焊料凸块设置在金属柱的凹部处，因而有效防止焊料凸块在回流工艺时顺着金属柱的边缘流下形成介金属化合物，从而有效避免焊料凸块过多消耗和金属柱机械强度变弱，进而提高了半导体器件的封装可靠性。同时，本申请中的焊盘具有结构简单、制造成本低的特点。
附图说明
构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示意性示出了现有技术中的半导体器件的焊盘的结构示意图；
图2示意性示出了本申请中的衬底、焊垫和介质层的位置关系示意图；
图3示意性示出了本申请中的衬底、焊垫、介质层和金属层的位置关系示意图；
图4示意性示出了本申请中的衬底、焊垫、介质层、金属层和光阻层的位置关系示意图；
图5示意性示出了本申请中的具有第二通孔的光阻层的结构示意图；
图6示意性示出了本申请中的光阻层与金属柱的位置关系示意图；
图7示意性示出了本申请中的金属柱、阻挡层和焊料凸块的位置关系示意图；
图8示意性示出了本申请中的去除光阻层后的半导体器件的结构示意图；
图9示意性示出了本申请中的去除部分金属层后的半导体器件的结构示意图；
图10示意性示出了本申请中的金属柱、阻挡层和焊料凸块被氧化后的半导体器件的结构示意图；以及
图11示意性示出了本申请中的第一金属氧化层和第二金属氧化层被还原后的半导体器件的结构示意图。
图中附图标记：10、金属柱；11、凹部；12、第一金属氧化层；20、焊料凸块；21、第二金属氧化层；30、焊垫；40、阻挡层；41、第三金属氧化层；50、金属层；60、晶圆衬底；70、介质层；71、第一通孔；80、光阻层；81、第二通孔；10’、金属柱；20’、焊料凸块；30’、焊垫。
具体实施方式
以下结合附图对本申请的实施例进行详细说明，但是本申请可以由权利要求限定和覆盖的多种不同方式实施。
为了解决背景技术中所指出的焊料凸块容易沿着金属柱的边缘流下而导致焊料凸块过多消耗、金属柱机械强度变弱的问题，本申请提供了一种焊盘。如图7至图11所示，焊盘包括金属柱10、焊料凸块20和焊垫30，金属柱10的第一端具有凹部11；焊料凸块20设置在金属柱10的凹部11处；焊垫30与金属柱10的第二端连接。由于金属柱10的第一端具有凹部11，且焊料凸块20设置在金属柱10的凹部11处，因而有效防止焊料凸块20在回流工艺时顺着金属柱10的边缘流下形成介金属化合物，从而有效避免焊料凸块20过多消耗和金属柱10机械强度变弱，进而提高了半导体器件的封装可靠性。同时，本申请中的焊盘具有结构简单、制造成本低的特点。
优选地，金属柱10为铜柱。优选地，焊料凸块20是锡材料制成的。
请参考图11，本申请中的焊盘还包括阻挡层40，阻挡层40设置在金属柱10与焊料凸块20之间。由于在金属柱10与焊料凸块20之间设置阻挡层40，因而保证了金属柱10、焊料凸块20和阻挡层40之间的浸润性，从而提高了焊盘的各部件之间的连接强度。
优选地，阻挡层40是金属材料制成的。进一步地，阻挡层40的材料为镍(Ni)。当然，阻挡层40还可以是铬(Cr)或锌(Zn)材料形成的。由于阻挡层40采用导电金属材料，因而保证了金属柱10与焊料凸块20之间的导电可靠性，从而保证了焊盘的工作可靠性。
优选地，阻挡层40的边缘处形成有第三金属氧化层41(请参考图11)。由金属氧化物具有不导电的特性，因而阻挡层40的外周处形成第三金属氧化层41，使得金属柱10、焊料凸块20和阻挡层40的交界面处不会存在漏电问题，从而提高了焊盘的安全性。
在一个优选的实施方式中，焊盘还包括金属层50，金属层50设置在焊垫30和金属柱10之间。由于在焊垫30和金属柱10之间设置金属层50，因而保证了焊垫30和金属柱10之间的导电可靠性，从而保证了焊盘的工作可靠性。
同时，本申请还提供了一种半导体器件。如图2至图11所示，半导体器件包括晶圆衬底60、焊盘和介质层70，介质层70和焊盘均设置在晶圆衬底60上，焊盘是上述的焊盘。由于本申请中的焊盘的金属柱10的第一端具有凹部11且焊料凸块20设置在金属柱10的凹部11处，因而有效防止焊料凸块20在回流工艺时顺着金属柱10的边缘流下形成介金属化合物，从而有效避免焊料凸块20过多消耗、金属柱10机械强度变弱，进而提高了半导体器件的封装可靠性。
另外，本申请还提供了一种半导体器件的制造工艺。制造工艺包括对金属柱10进行工艺处理，以使金属柱10的第一端形成凹部11。由于在制造工程中对金属柱10的第一端进行工艺处理，以形成凹部11，因而使得焊料凸块20在熔化时不会直接顺着金属柱10的边缘流下，而是流存在凹部11处，从而有效避免焊料凸块20过多消耗，或形成的介金属化合物导致金属柱10机械强度变弱，从而保证了半导体器件的使用可靠性。
结合图2至图6所示，制造工艺还包括在对金属柱10进行工艺处理前的步骤S100、步骤S200、步骤S300、步骤S400、步骤S500、步骤S600和步骤S700，步骤S100：在设置有焊垫30的晶圆衬底60上沉积介质层70；步骤S200：对介质层70进行刻蚀得到第一通孔71，焊垫30的一部分暴露在第一通孔71处；步骤S300：在介质层70上沉积金属层50，金属层50通过第一通孔71与焊垫30电连接；步骤S400：在金属层50上沉积光阻层80；步骤S500：对光阻层80进行曝光显影形成第二通孔81；步骤S600：在第二通孔81内沉积形成金属柱10。
在步骤S100中，由于在设置有焊垫30的晶圆衬底60上沉积介质层70，因而介质层70对焊垫30和晶圆衬底60进行有效保护，从而避免晶圆衬底60上的金属栅极与外界导电体接触漏电，进而保证了半导体器件的使用可靠性和运行稳定性。
在步骤S200和步骤S300中，由于使焊垫30的一部分暴露在第一通孔71处，因而为在焊垫30上沉积金属层50做好了准备，以保证沉积的金属层50与焊垫30的导电可靠性。
在步骤S400、步骤S500和步骤S600中，沉积的光阻层80为形成第二通孔81提供了基础，曝光显影形成的第二通孔81作为金属柱10的电镀槽。
在一个优选的实施方式中，对金属柱10进行工艺处理时，调节电镀药液比例，以使金属柱10的第一端形成凹部11。通过有效控制并调节电镀药液的比例，可以调整金属柱10的第一端的成型形状，从而使得到的金属柱10的第一端具有凹部11。优选地，调节电镀药液比例的方法为增加加速剂(Brightener)的含量，减少整平剂(leveler)的含量，增加氯离子(Cl-)的含量。工作人员通过增加加速剂的含量、减少整平剂的含量、增加氯离子的含量，可以有效减低金属柱10的离子浓度，从而使金属柱10的第一端形成凹部11。
优选地，加速剂和平整剂的含量都为5～30ml/l。优选地，氯离子为20～80mg/l。
在另一个优选的实施方式中，对金属柱10进行工艺处理的方法为机械加工处理，以使金属柱10的第一端形成凹部11。由于机械加工处理具有工艺简单、操作方便，加工可靠性高的特点，因而可以用于对金属柱10的第一端进行成型加工处理。
如图7所示，本申请中的制造工艺还包括在对金属柱10进行工艺处理后的步骤S10和步骤S20，步骤S10：在金属柱10的凹部11处沉积阻挡层40；步骤S20：在阻挡层40上沉积焊料凸块20。由于在金属柱10的凹部11处沉积阻挡层40，因而提高了金属柱10、焊料凸块20和阻挡层40之间的浸润性，从而提高了半导体器件的结构强度。
本申请中的制造工艺还包括在步骤S20后的步骤S21和步骤S22，步骤S21：去除光阻层80；步骤S22：对金属层50进行刻蚀，以去除未被金属柱10覆盖的部分金属层50(请参考图8和图9)。
优选地，阻挡层40的金属性大于金属柱10和焊料凸块20的金属性。由于阻挡层40的金属性大于金属柱10和焊料凸块20的金属性，因而当阻挡层40被氧化后，其形成的氧化物与金属柱10和焊料凸块20形成的氧化物相比更不易被还原，从而保证了阻挡层40的工作可靠性。
如图10和图11所示，制造工艺还包括在步骤S20后的步骤S30和步骤S40，步骤S30：烘烤处理，以使金属柱10的外壁形成第一金属氧化层12、焊料凸块20的外壁形成第二金属氧化层21、阻挡层40的外壁形成第三金属氧化层41；步骤S40：回流处理，以使第一金属氧化层12和第二金属氧化层21被还原。优选地，回流处理采用无助焊剂回流工艺。
优选地，在步骤S30中，烘烤处理的温度为150摄氏度，时间为60～120分钟。
优选地，在步骤S40中通过控制还原剂的通入量，以使第一金属氧化层12和第二金属氧化层21被还原。进一步地，第三金属氧化层41不被还原。由于金属柱10、阻挡层40和焊料凸块20结合的界面处容易产生漏电流，因而阻挡层40的外壁形成第三金属氧化层41后，可以有效避免三者结合的界面处产生漏电流，从而保证了焊盘的导电可靠性。优选地，还原剂为甲酸。
在一个优选的实施方式中，金属柱10为铜柱，焊料凸块20是锡，阻挡层40是镍。按照金属活动性排序，金属柱10、阻挡层40和焊料凸块20的氧化物被还原的顺序为：第一金属氧化层12最先被还原，接着是第二金属氧化层21，在反应物不足的情况下，第三金属氧化层41无法被还原。
例如：金属柱10为铜柱(Cu)φ＝+0.342A/V，焊料凸块20是锡(Sn)φ＝-0.151A/V，阻挡层40是镍(Ni)φ＝-0.250A/V，其中，φ表示电极电势，A表示酸性溶液，V即电势电位伏特，反应通式如下：
T>150℃：MeO+2HCOOH＝Me(COOH)2+H2O
T>200℃：Me(COOH)2＝Me+CO2+H2
H2+MeO＝Me+H2O
其中，T为温度，Me代指金属(Metal)。
在回流工艺处理时，会有两路管道向反应室内通入气体。在第一个管道中，氮气从第一氮气瓶中流出并通入甲酸浓度为98％的甲酸瓶中，而后氮气带出部分甲酸蒸汽并通入反应室内，氮气与部分甲酸蒸汽的流量为15000标况毫升每分(sccm)，时间是10至30秒(这是由于不同产品的金属柱10的密度和/或高度不同)；在第二个管道中，氮气从第二氮气瓶中流出并通入反应室内，氮气的流量为50000标况毫升每分(sccm)，全程通入。
如图11所示，在步骤S40中还包括对焊料凸块20进行抽气处理，且抽气方向沿竖直方向向上。通过再回流处理时对焊料凸块20向上抽气，从而对熔融状态的焊料凸块20起到向上提拉的作用，从而在保证焊料凸块20成球的同时，还能有效防止焊料凸块20下垂。
本申请中的焊盘的金属柱10与焊料凸块20组成了一种新型的凸块结构。由于这种新的凸块结构能够满足行业内对无铅化(LF)，高输入、输出密度(High-I/O-Density)的需求，因而能够被大量应用于智能手机等消费电子市场。相较于传统的凸块结构，这种新的凸块结构具有如下优势：
1、支持脚距密集化(fine pitch)，脚距可以小于100微米，能有效降低相邻凸点桥接的可能性；
2、便于后续芯片倒装(Flip Chip)、环氧树脂填充(Under fill)工艺，提供更好的可靠性。
3、更好的电子迁移抗性，支持更高电流密度进行高速信号传导。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (5)

1.一种半导体器件的制造工艺，其特征在于，包括对金属柱(10)进行工艺处理，以使所述金属柱(10)的第一端形成凹部(11)，所述对金属柱(10)进行工艺处理时，调节电镀药液比例，以使所述金属柱(10)的第一端形成所述凹部(11)，所述制造工艺还包括在所述对金属柱(10)进行工艺处理后的：
步骤S10：在所述金属柱(10)的所述凹部(11)处沉积阻挡层(40)；
步骤S20：在所述阻挡层(40)上沉积焊料凸块(20)，所述阻挡层(40)的金属性大于所述金属柱(10)和所述焊料凸块(20)的金属性，所述制造工艺还包括在所述步骤S20后的：
步骤S30：烘烤处理，以使所述金属柱(10)的外壁形成第一金属氧化层(12)、所述焊料凸块(20)的外壁形成第二金属氧化层(21)、所述阻挡层(40)的外壁形成第三金属氧化层(41)；
步骤S40：回流处理，以使所述第一金属氧化层(12)和所述第二金属氧化层(21)被还原。
2.根据权利要求1所述的制造工艺，其特征在于，在所述步骤S40中通过控制还原剂的通入量，以使所述第一金属氧化层(12)和所述第二金属氧化层(21)被还原。
3.根据权利要求1所述的制造工艺，其特征在于，在所述步骤S40中还包括对所述焊料凸块(20)进行抽气处理，且抽气方向沿竖直方向向上。
4.根据权利要求1所述的制造工艺，其特征在于，所述制造工艺还包括在所述对金属柱(10)进行工艺处理前的：
步骤S100：在设置有焊垫(30)的晶圆衬底(60)上沉积介质层(70)；
步骤S200：对所述介质层(70)进行刻蚀得到第一通孔(71)，所述焊垫(30)的一部分暴露在所述第一通孔(71)处；
步骤S300：在所述介质层(70)上沉积金属层(50)，所述金属层(50)通过所述第一通孔(71)与所述焊垫(30)电连接；
步骤S400：在所述金属层(50)上沉积光阻层(80)；
步骤S500：对所述光阻层(80)进行曝光显影形成第二通孔(81)；
步骤S600：在所述第二通孔(81)内沉积形成所述金属柱(10)。
5.根据权利要求4所述的制造工艺，其特征在于，所述制造工艺还包括在所述步骤S20后的：
步骤S21：去除所述光阻层(80)；
步骤S22：对所述金属层(50)进行刻蚀，以去除未被所述金属柱(10)覆盖的部分所述金属层(50)。
CN201410443164.1A 2014-09-02 2014-09-02 焊盘、半导体器件和半导体器件的制造工艺 Active CN105374775B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410443164.1A CN105374775B (zh) 2014-09-02 2014-09-02 焊盘、半导体器件和半导体器件的制造工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410443164.1A CN105374775B (zh) 2014-09-02 2014-09-02 焊盘、半导体器件和半导体器件的制造工艺

Publications (2)

Publication Number Publication Date
CN105374775A CN105374775A (zh) 2016-03-02
CN105374775B true CN105374775B (zh) 2018-05-04

Family

ID=55376830

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410443164.1A Active CN105374775B (zh) 2014-09-02 2014-09-02 焊盘、半导体器件和半导体器件的制造工艺

Country Status (1)

Country Link
CN (1) CN105374775B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020103708A1 (en) 2018-11-20 2020-05-28 Changxin Memory Technologies, Inc. Copper pillar bump structure and fabricating method thereof
CN112885800A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541366B1 (en) * 2002-01-08 2003-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving a solder bump adhesion bond to a UBM contact layer
CN102157473A (zh) * 2010-02-11 2011-08-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102820290A (zh) * 2011-05-30 2012-12-12 台湾积体电路制造股份有限公司 封装集成电路的连接件设计

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201409636A (zh) * 2012-08-31 2014-03-01 Chipmos Technologies Inc 半導體結構

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541366B1 (en) * 2002-01-08 2003-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving a solder bump adhesion bond to a UBM contact layer
CN102157473A (zh) * 2010-02-11 2011-08-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
CN102820290A (zh) * 2011-05-30 2012-12-12 台湾积体电路制造股份有限公司 封装集成电路的连接件设计

Also Published As

Publication number Publication date
CN105374775A (zh) 2016-03-02

Similar Documents

Publication Publication Date Title
CN104241234B (zh) 半导体器件及其制造方法
TWI376021B (en) Flip chip semiconductor package and fabrication method thereof
US20120049346A1 (en) Pillar Bumps and Process for Making Same
CN102386104B (zh) 四边扁平无接脚封装方法
US10461052B2 (en) Copper structures with intermetallic coating for integrated circuit chips
CN102222647A (zh) 半导体裸片及形成导电元件的方法
US20090057909A1 (en) Under bump metallization structure having a seed layer for electroless nickel deposition
CN104681454A (zh) 用于新型指纹锁器件的封装工艺
CN104051406A (zh) 半导体结构及其制造方法
CN105140140B (zh) 一种晶圆级焊锡微凸点的制作方法
US9059004B2 (en) Method for chip scale package and package structure thereof
CN105374775B (zh) 焊盘、半导体器件和半导体器件的制造工艺
CN105097746A (zh) 基于纳米孪晶铜的凸点下金属层及制备方法
CN202930373U (zh) 一种带有金属保护层的微凸点芯片封装结构
CN105006437B (zh) 一种高密度凸块结构的制造方法
CN103915357A (zh) 一种超细间距微凸点的制备方法
CN109559998A (zh) 用于mram装置的磁屏蔽封装结构及其制造方法
KR100874588B1 (ko) 전기적 특성 평가가 가능한 플립칩 및 이것의 제조 방법
CN102254842A (zh) 电镀工艺中的活化处理
CN104701288A (zh) 用于晶圆级封装件中的球栅阵列的焊料接合结构
CN108878390B (zh) 梳状凸块结构及其制造方法
CN105070698A (zh) 晶圆级焊锡微凸点及其制作方法
CN105428328A (zh) 半导体结构及其制法
CN203733778U (zh) 一种嵌入式焊垫结构
CN102005396A (zh) 凸点制作方法以及凸点结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant