CN105355650A - 肖特基二极管用外延片及其制备方法 - Google Patents

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Abstract

<b>本发明提供一种肖特基二极管用外延片及其制备方法,该外延片位错少、晶体质量更好。该肖特基二极管用外延片,包括层叠的衬底及成核层,所述成核层为多层且依次层叠。所述成核层的层数为</b><b>2~6</b><b>层。所述成核层均为</b><b>GaN</b><b>层或</b><b>AlN</b><b>层。所述外延片还包括非掺杂层、重掺杂层及轻掺杂层,所述衬底、成核层、非掺杂层、重掺杂层、轻掺杂层依次层叠。</b>

Description

肖特基二极管用外延片及其制备方法
技术领域
本发明涉及一种肖特基二极管用外延片及其制备方法。
背景技术
肖特基二极管利用金属与半导体接触形成的金属-半导体接触原理只做而成,是一种热载流子二极管,具有低正向电压、超高速特点。被广泛地应用在高频、大电流、低电压整流电路以及微波电子混频电路、检波电路、高频数字逻辑电路、交流-直流变换系统中,是电子器件中常见的分立器件。现有技术中,肖特基二极管普遍采用外延片作为其半导体部件,而其所用的外延片中的成核层为单层,存在位错现象,晶体质量不高。
发明内容
针对上述问题,本发明的目的是提供一种肖特基二极管用外延片及其制备方法,该外延片位错少、晶体质量更好。
为解决上述技术问题,本发明采用的技术方案为:
一种肖特基二极管用外延片,包括层叠的衬底及成核层,所述成核层为多层且依次层叠。
优选地,所述成核层的层数为2~6层。
优选地,所述成核层均为GaN层或AlN层。
优选地,所述外延片还包括非掺杂层、重掺杂层及轻掺杂层,所述衬底、成核层、非掺杂层、重掺杂层、轻掺杂层依次层叠。
更优选地,所述重掺杂层为重掺杂GaN层。
更优选地,所述轻掺杂层为轻掺杂GaN层。
本发明采用的又一技术方案为:
一种如上所述的肖特基二极管用外延片的制备方法,包括如下步骤:
A将衬底在1000~1200℃的H2氛围下高温净化5~10min;
B在H2氛围下在衬底上依次生长多层成核层。
优选地,该制备方法还包括如下步骤:
C升温至1000~1100℃短暂退火后,在最后一层成核层上生长非掺杂层;
D在非掺杂层上生长重掺杂层;
E在重掺杂层上生长轻掺杂层。
更优选地,步骤B具体过程如下:
B1将步骤A净化的衬底降温至500~600℃后,在步骤A净化的衬底上生长一层成核层;
B2升温至1000~1100℃后立即降温至500~600℃,在成核层上继续生长一层成核层;
执行步骤C,或重复步骤B2至全部成核层生长结束后执行步骤C。
优选地,通过MOCVD工艺生长多层成核层。
本发明采用以上技术方案,相比现有技术具有如下优点:外延片具有多层成核层,可有效减少位错,提高晶体质量,改善制成的肖特基二极管的品质。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图,其中:
图1为本发明的外延片的示意图;
图2为图1所示的外延片的反射率曲线。
上述附图中,1、衬底;2、成核层;3、非掺杂层;4、重掺杂层;5、轻掺杂层。
具体实施方式
下面对本发明的较佳实施例进行详细阐述,以使本发明的优点和特征能更易于被本领域的技术人员理解。
图1所示为本发明的一种肖特基二极管用的外延片。结合图1所示,该外延片包括自下至上依次层叠的衬底1、成核层2、非掺杂层3、重掺杂层4、轻掺杂层5。衬底1选用蓝宝石衬底1。成核层2为GaN成核层2,非掺杂层3为非掺杂GaN层,重掺杂层4为重掺杂GaN层,轻掺杂层5为轻掺杂GaN层。
成核层2为多层,如2~6层,本实施例中成核层2为三层。三层成核层2自下至上依次层叠。非掺杂层3形成于第三层成核层2的上表面。三层成核层2的厚度均相同,也可互不相同。
一种如上所述肖特基二极管用外延片的制备方法,包括如下步骤:
A、提供衬底1,将衬底1在1000~1200℃的H2氛围下高温烘烤5~10min进行衬底1净化;
B、在H2氛围下在衬底1上依次生长多层成核层2;
C、升温至1000~1100℃进行短暂退火后,在最后一层成核层2上生长非掺杂层3;
D、在非掺杂层3上生长重掺杂层4;
E、在重掺杂层4上生长轻掺杂层5。
步骤B的具体过程如下:
B1、将步骤A净化的衬底1降温至500~600℃后,在步骤A净化的衬底1上生长一层成核层2;
B2、升温至1000~1100℃后立即降温至500~600℃,在成核层2上继续生长一层成核层2;
执行步骤C,或重复步骤B2至全部成核层2生长结束后执行步骤C。
具体到本实施例中,多层成核层2的生成过程如下:将净化的衬底1降温至500~600℃后,在净化的衬底1上生长第一层成核层2;第一层成核层2沉积结束后,将衬底1升温至1000~1100℃后立即降温至500~600℃,开始在第一层成核层2的上表面生长第二层成核层2;第二层成核层2沉积结束后,再次将衬底1升温至1000~1100℃后立即降温至500~600℃,在第二层成核层2的上表面生长第三层成核层2(即上述最后一层成核层2)。然后执行步骤C,在第三层成核层2的上表面生长非掺杂层3。
成核层2均通过MOCVD工艺生长。MOCVD工艺即金属有机化合物化学气相沉淀工艺(Metal-organicChemicalVaporDeposition)。三层成核层的生长速率和升温度可以相同也可以不同。
对上述肖特基二极管用外延片的反射率进行测试,测得的反射率曲线如图2,阶段I为多层成核层的反射率曲线。对上述肖特基二极管用外延片进行XRD(X射线衍射),其XRD衍射图谱中102及002的FWHM均为200以下,而传统的生长方式其XRD衍射图谱中的102的FWHM都只能做到230左右。可见本发明的肖特基二极管用外延片有效减少了位错,晶体质量较高。
上述实施例只为说明本发明的技术构思及特点,是一种优选的实施例,其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明的精神实质所作的等效变化或修饰,都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种肖特基二极管用外延片,包括层叠的衬底及成核层,其特征在于:所述成核层为多层且依次层叠。
2.根据权利要求1所述的外延片,其特征在于:所述成核层的层数为2~6层。
3.根据权利要求1所述的外延片,其特征在于:所述成核层均为GaN层或均为AlN层。
4.根据权利要求1所述的外延片,其特征在于:所述外延片还包括非掺杂层、重掺杂层及轻掺杂层,所述衬底、成核层、非掺杂层、重掺杂层、轻掺杂层依次层叠。
5.根据权利要求4所述的外延片,其特征在于:所述重掺杂层为重掺杂GaN层。
6.根据权利要求4所述的外延片,其特征在于:所述轻掺杂层为轻掺杂GaN层。
7.一种如权利要求1-6任一项所述的肖特基二极管用外延片的制备方法,其特征在于,包括如下步骤:
A将衬底在1000~1200℃的H2氛围下高温净化5~10min;
B在H2氛围下在衬底上依次生长多层成核层。
8.根据权利要求7所述的制备方法,其特征在于,该制备方法还包括如下步骤:
C升温至1000~1100℃短暂退火后,在最后一层成核层上生长非掺杂层;
D在非掺杂层上生长重掺杂层;
E在重掺杂层上生长轻掺杂层。
9.根据权利要求8所述的制备方法,其特征在于:步骤B具体过程如下:
B1将步骤A净化的衬底降温至500~600℃后,在步骤A净化的衬底上生长一层成核层;
B2升温至1000~1100℃后立即降温至500~600℃,在成核层上继续生长一层成核层;
执行步骤C,或重复步骤B2至全部成核层生长结束后执行步骤C。
10.根据权利要求7所述的制备方法,其特征在于:通过MOCVD工艺生长多层成核层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211765A1 (en) * 2009-11-06 2012-08-23 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor element, semiconductor element, and method for producing epitaxial substrate for semiconductor element
CN102808221A (zh) * 2011-05-31 2012-12-05 姜涛 一种在蓝宝石图形化衬底上生长高质量GaN晶体材料的生长技术
US20140021514A1 (en) * 2012-07-19 2014-01-23 Samsung Electronics Co., Ltd. Nitride-based semiconductor device
CN103794687A (zh) * 2014-01-28 2014-05-14 圆融光电科技有限公司 氮化镓led制备方法、氮化镓led和芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211765A1 (en) * 2009-11-06 2012-08-23 Ngk Insulators, Ltd. Epitaxial substrate for semiconductor element, semiconductor element, and method for producing epitaxial substrate for semiconductor element
CN102808221A (zh) * 2011-05-31 2012-12-05 姜涛 一种在蓝宝石图形化衬底上生长高质量GaN晶体材料的生长技术
US20140021514A1 (en) * 2012-07-19 2014-01-23 Samsung Electronics Co., Ltd. Nitride-based semiconductor device
CN103794687A (zh) * 2014-01-28 2014-05-14 圆融光电科技有限公司 氮化镓led制备方法、氮化镓led和芯片

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