CN105306845A - 一种可消除失调的相关双采样电路 - Google Patents

Abstract

一种可消除失调的相关双采样电路，属于高精度、高质量信号采集和图像获取电路设计领域。包括运算放大器、反馈电容、两个行导通开关、三个采样电容、四个采样开关、固定电位保持电容和两个状态转换开关，上述所有开关由时钟信号控制，时钟信号分为四组控制开关分前后不重叠的两个阶段工作。本发明相关双采样电路通过调整电容的比例即可实现运放失调的消除，与运放增益无关，既减小了运放设计的难度，又能实现低增益运放失调的消除；且电路结构简单，时序控制方式简单，能有效减小失调电压对采样输出的影响。

Description

一种可消除失调的相关双采样电路

技术领域

本发明涉及一种图像传感器中的相关双采样电路，属于高精度、高质量信号采集和图像获取电路设计领域。该电路可消除采样系统中由于电路结构不对称及集成电路制造工艺偏差带来的失调，提高图像系统的成像质量。

背景技术

作为获取图像信息的重要电子元器件，CMOS图像传感器在光电探测和成像等众多领域得到了广泛的应用。在CMOS图像传感器中，探测器将光信号转换为电信号，然后由读出电路阵列对探测器的微弱电信号进行放大、采样等处理后，再进行后续处理。读出电路阵列虽不直接参与探测信号，但它的性能却直接影响成像系统的性能指标。其中，失调是影响读出电路性能的重要因素之一，它主要来自于采样保持电路中的运算放大器。采样保持电路通常采用相关双采样技术以减小噪声，提高图像传感器的信噪比，但同时双采样电路中的运放会引入失调，影响输出精度。一个信号处理阵列一般有比较多的双采样电路，而每一个双采样电路中的运放失调的值是随机的，失调电压会对采样输出端造成影响，增大信号处理的难度。

Y.(文献1，Y.,etal.,ColumnreadoutcircuitwithglobalchargeamplifierforCMOSAPSimagers.,Electronicsletters36.17(2000):1457-1459.)等提出了一种采用电荷转移方式的相关双采样保持电路，先通过两次采样得到复位信号和积分信号，再通过第三次电荷转移过程实现两个信号作差，最终得到净的积分信号。该电路结构简单，适用于大规模成像阵列；但并无失调消除，会在最终的输出端引入运放的失调。

杨栋(文献2，杨栋,赵毅强,廖俊；线列红外探测器读出电路的研究；中国光学学会2010年光学大会论文集，2010)等提出了一种可抑制失调的相关双采样结构，利用双采样电路中的运放增益使失调电压下降到某个量级，从而实现抑制大部分失调的目的。由于失调的减少跟运放增益关系密切，而文中结果表明增益大，则失调小；增益小，失调则相对较大。但运放增益越大，意味着结构更加复杂，设计难度提高，且运放本身的失调更加难以控制；此外，因为制造工艺的原因，可能会导致运放的输入对管有微小的不匹配，从而使运放增益发生变化，进而导致失调减小的幅度不均匀。

Song,Bongsub等(文献3，Song,Bongsub,etal."Anautofocussensorwithglobalshutterusingoffset-freeframememory."CircuitsandSystemsII:ExpressBriefs,IEEETransactionson57.11(2010):878-882.)提出一种通过电荷守恒关系消除失调的相关双采样结构，通过两个运放以及时序的配合，可同时消除两个运放的失调电压。然而，该结构中运放数目相比常规的双采样结构增加了一个，既增加了功耗，也占用了面积。

发明内容

本发明针对背景技术存在的缺陷，提出了一种可消除失调的相关双采样电路。通过调整电容的比例实现运放失调的消除，与运放增益无关，既减小了运放设计的难度，又实现了低增益运放失调的消除。

本发明的技术方案如下：

一种可消除失调的相关双采样电路，包括运算放大器、反馈电容C、第一行导通开关S1、第二行导通开关S2、第一采样电容C1、第二采样电容C2、第三采样电容C3、第一采样开关S3、第二采样开关S4、第三采样开关S5、第四采样开关S6、固定电位保持电容C4、第一状态转换开关S7、第二状态转换开关S8；

所述反馈电容C和第一行导通开关S1并联且跨接于运算放大器的负输入端Vn和输出端Vout之间；

所述第一采样电容C1一端通过第一采样开关S3连接到相关双采样电路的输入端Vin，另一端连接运算放大器负输入端Vn的同时，也通过第二采样开关S4连接到第三采样电容C3；

所述第二采样电容C2一端通过第一状态转换开关S7连接到第一采样开关S3、通过第三采样开关S5连接到相关双采样电路的输入端Vin，另一端通过第二状态转换开关S8连接到第三采样电容C3、通过第四采样开关S6连接第二行导通开关S2；

所述第三采样电容C3一端连接第二采样开关S4和第二状态转换开关S8，另一端通过第二行导通开关S2连接到参考电位Vb；

所述固定电位保持电容C4一端连接运算放大器的正输入端Vp，另一端通过第二行导通开关S2连接到参考电位Vb。

进一步地，所述运算放大器可以采用普通的五管放大器、套筒式共源共栅放大器、折叠式共源共栅放大器、两级运放结构等。

进一步地，所述第一行导通开关S1和第二行导通开关S2、第一采样开关S3和第二采样开关S4、第三采样开关S5和第四采样开关S6、第一状态转换开关S7和第二状态转换开关S8为四组控制开关，其中，每一组控制开关中的两个开关可以同时导通，也可以先后导通，但需保证导通有交叠且交叠时间足够长以完成相应的采样过程，具体地，第一行导通开关S1和第二行导通开关S2的交叠时间需大于第一采样开关S3和第二采样开关S4以及第三采样开关S5和第四采样开关S6完成一次开关导通到关断所需的时间。

进一步地，所述相关双采样电路工作时分为两个阶段：第一阶段为第一组开关S1和S2同时导通的部分，在此阶段中，第二组开关S3和S4先于第三组开关S5和S6导通，且在第三组开关S5和S6导通之前，第二组开关S3和S4需全部关断，第一阶段结束之前，第三组开关S5和S6需全部关断；第二阶段是指第一组开关S1和S2全部关断后，第四组开关S7和S8同时导通的部分。

进一步地，所述相关双采样电路的设计及制造可采用双极型(Bipolar)技术、金属氧化物半导体(MOS)技术、BiCMOS技术等。

进一步地，第一采样电容C1、第二采样电容C2、第三采样电容C3、固定电位保持电容C4可采用MOS电容、多晶硅-多晶硅电容、多晶硅-金属电容，金属-金属电容等。

进一步地，所述开关可采用单管(如NMOS、PMOS)、双管(如CMOS)以及可消除衬偏效应的线性化开关中的任意一种。采用单管开关可节省版图面积，且控制信号简单；但存在导通电阻会随着输入电压的升高而增大的缺陷。双管开关的导通电阻比单管开关小，但其占用版图面积和功耗均较大。可消除衬偏效应的线性化开关在满足高线性度的前提下，可使输入到输出的馈通电压减小。

进一步地，本发明所述相关双采样电路的输入端包括第一输入端Vin1和第二输入端Vin2，第一输入端Vin1经延时单元delay后与第一采样开关S3连接，第二输入端Vin2通过第三采样开关S5与第二采样电容C2连接。此时，相关双采样电路工作时分为两个阶段：第一阶段为第一组开关S1和S2同时导通的部分，在此阶段中，第二组开关S3和S4、第三组开关S5和S6同时导通，第一阶段结束之前，第二组开关S3和S4、第三组开关S5和S6需全部关断；第二阶段是指第一组开关S1和S2全部关断后，第四组开关S7和S8同时导通的部分。

本发明的有益效果为：本发明提供的消除失调的相关双采样电路通过调整电容的比例实现运放失调的消除，与运放增益无关，既减小了运放设计的难度，又能实现低增益运放失调的消除；且电路结构简单，时序控制方式简单，能有效减小失调电压对采样输出的影响。

附图说明

图1是本发明一种实施方式的可消除失调的相关双采样电路结构示意图；

图2是本发明一种实施方式的可消除失调的相关双采样电路中各个开关的控制时序图；

图3是本发明一种实施方式的可消除失调的相关双采样电路在双采样阶段的等效电路图；

图4是本发明一种实施方式的可消除失调的相关双采样电路在电荷转移阶段的等效电路图；

图5是本发明一种实施方式的可消除失调的相关双采样电路中运算放大器的电路原理图；

图6是本发明另一种实施方式的可消除失调的相关双采样电路结构示意图；

图7是本发明另一种实施方式的可消除失调的相关双采样电路各个开关的控制时序图；

图8是背景技术文献1中相关双采样电路结构示意图；

图9是背景技术文献1中相关双采样电路中各个开关的控制时序图；

图10是背景技术文献1中相关双采样电路工作在双采样阶段的等效电路图；

图11是背景技术文献1中相关双采样电路工作在电荷转移阶段的等效电路图；

图12是背景技术文献1中相关双采样电路输出端有失调和无失调时的电压对比；

图13是本发明可消除失调的相关双采样电路输出端有失调和无失调时的电压对比。

具体实施方式

下面结合附图和实施例，详述本发明的技术方案。

图1为本发明一种实施方式的可消除失调的相关双采样电路结构示意图。如图1所示，本发明一种实施方式的可消除失调的相关双采样电路包括运算放大器、输入端口Vin、参考电位Vb、反馈电容C、第一行导通开关S1、第二行导通开关S2、第一采样电容C1、第二采样电容C2、第三采样电容C3、第一采样开关S3、第二采样开关S4、第三采样开关S5、第四采样开关S6、固定电位保持电容C4、第一状态转换开关S7、第二状态转换开关S8；所述运算放大器包括正输入端Vp、负输入端Vn和输出端Vout；

所述反馈电容C和第一行导通开关S1并联且跨接于运算放大器的负输入端Vn和输出端Vout之间；

所述第一采样电容C1一端通过第一采样开关S3连接到相关双采样电路的输入端Vin，另一端连接运算放大器负输入端Vn的同时，也通过第二采样开关S4连接到第三采样电容C3；

所述第二采样电容C2一端通过第一状态转换开关S7连接到第一采样开关S3、通过第三采样开关S5连接到相关双采样电路的输入端Vin，另一端通过第二状态转换开关S8连接到第三采样电容C3、通过第四采样开关S6连接第二行导通开关S2；

所述第三采样电容C3一端连接第二采样开关S4和第二状态转换开关S8，另一端通过第二行导通开关S2连接到参考电位Vb；

所述固定电位保持电容C4一端连接运算放大器的正输入端Vp，另一端通过第二行导通开关S2连接到参考电位Vb。

本发明中，运算放大器的负输入端Vn和第一采样电容C1之间的电压源Vos用来等效输入失调电压。

上述所有开关均由时钟信号控制，时钟信号分为四组控制开关分前后不重叠的两个阶段工作。

进一步地，上述开关可分为四组，即：第一行导通开关S1和第二行导通开关S2、第一采样开关S3和第二采样开关S4、第三采样开关S5和第四采样开关S6、第一状态转换开关S7和第二状态转换开关S8。每一组开关中的两个开关可以同时导通，也可以先后导通，但需保证导通有交叠且交叠时间足够长以完成相应的采样过程，具体来讲S1和S2的交叠时间需大于S3和S4以及S5和S6完成一次开关导通到关断所需的时间。

进一步地，所述相关双采样电路工作时分为两个阶段：第一阶段为第一组开关S1和S2同时导通的部分，在此阶段中，第二组开关S3和S4先于第三组开关S5和S6导通，且在第三组开关S5和S6导通之前，第二组开关S3和S4需全部关断，第一阶段结束之前，第三组开关S5和S6需全部关断；第二阶段是指第一组开关S1和S2全部关断后，第四组开关S7和S8同时导通的部分。

进一步地，可失调消除的相关双采样电路工作时具体分为如下两个阶段：双采样阶段和电荷转移阶段(即图2中标记的第一阶段和第二阶段)。图2中的E0L高电平有效，表示前一级光信号传输截止，以此得到一段稳定的积分输出，便于采样时刻的确定。实际应用中，光信号变化时相应的积分电路的输出也变化，所以前一级电路每个周期的积分输出也是不同的，这一点由图2的Vsig_1和Vsig_2可以看出来。且图2给出的是周期内递增的积分输出，事实上，周期内递减的积分输出形式也是成立的。后面为了论述的方便，Vsig_1和Vsig_2统一用Vsig表示。

进一步地，运算放大器的输入偏置电压V_bus应大于图2中的信号电平Vsig的上限，且大于复位电平Vref。

参考电位Vb可取不一样的值，但需满足如下条件：

在第一阶段，各采样电容极板极性是确定的，如后面具体描述所写，电容端口正负极性是确定的。在第二阶段发生时，即强制换路阶段使得电容C1、C2、C3、C4中任何一个电容各个端口电压值不能超过电源电压，且不能低于地的电位。本发明实施例中，参考电位Vb可以设计为V_bus/4。

实施例

对于背景技术中文献1提出的如图8的相关双采样电路结构，按照文献1中对采样时序的描述，如图9、图10、图11所示，在第一阶段(双采样阶段)，首先闭合开关S10，将信号电平Vsig采集到电容C5上，随后断开S10，则C5上的电压得以保持，接着同时闭合开关S11和S12，可将复位电平Vref采集到电容C6上，随后断开S11和S12，则电容C5和C6上的原始电压用方程表示成如下形式：

U_C5(0-)＝V_sig(1)

U_C6(0-)＝V_ref(2)

在第二阶段(电荷转移阶段)，开关S9断开，S13和S14导通，电容C5、C6、C7串联，此时电容C6和C7之间发生电荷转移，有如下表达式：

$\frac{V_{bus}-V_{os}+V_{ref}-V_{sig}}{2}{C}_S=(V_{out}+\frac{V_{out}}{A}-V_{bus}+V_{os})C_7---\left(3\right)$

整理后得：

$V_{out}=\frac{A}{1+A}(1+\frac{C_S}{2C_7})(V_{bus}-V_{os})-\frac{A}{1+A}\frac{C_S}{2C_7}(V_{sig}-V_{ref})---\left(4\right)$

其中，A为运放的增益；

由式(4)可知，文献1中双采样电路结构无法消除运放的失调电压。简单起见，令C5＝C6＝C_S，C7＝2C_S，则有：

$V_{out}=\frac{A}{1+A}\frac{5}{4}(V_{bus}-V_{os})-\frac{A}{1+A}\frac{1}{4}(V_{sig}-V_{ref})---\left(5\right)$

上式右边第二项为信号部分，第一项包含偏置电压和失调电压Vos，且Vos放大了约1.25倍。

而本发明相关双采样电路消除运放失调功能的实现过程具体描述如下：

如图2所示，前级电路的输出作为相关双采样电路的输入(Vin)，采样工作周期以T为单位，第一个周期是1T，第二个周期是2T，以此类推。在1T时间点前后的一小段时间(即图中横线部分)称为第一阶段，这一阶段是双采样阶段，目的是对前级的信号电平和重置电平进行采样保持，第一阶段所对应的等效电路图如图3所示，该阶段工作原理为：S3和S4首先导通，进行第一次采样，此时对于C1来说，右极板为正，左极板为负，电容两端的电压可用式(6)表示：

U_C1(0-)＝V_bus-V_os-V_sig(6)

对于C3来说，上极板为正，下极板为负，电容两端的电压可表示为：

$U_{C3}(0-)=V_{bus}-V_{os}-\frac{V_{bus}}{4}---\left(7\right)$

随后，S3和S4断开，S5和S6导通，进行第二次采样，此时对于C2来说，上极板为正，下极板为负，电容两端的电压为：

$U_{C2}(0-)=V_{ref}-\frac{V_{bus}}{4}---\left(8\right)$

在上述两次采样中，C4始终保持固定电位，且上极板为正，下极板为负，两端电压为：

$U_{C4}(0-)=V_{bus}-\frac{V_{bus}}{4}---\left(9\right)$

当行导通开关S1和S2断开后，采样阶段结束。紧接着开关S7和S8导通，进入电荷转移过程，即第二阶段。由电路换路定理理论，如图4所示，电容C1、C2、C3、C4串联，首尾端电压为Vos用以等效输入失调，在本发明的实施例中，各个电容C1、C2、C3、C4的值理论上不固定但要满足一定的比例关系，考虑到推导的方便，将它们取为相同的值C_S，反馈电容C的值与C_S成比例。

电容C1两端在第二阶段的初始电压为：

$U_{C1}(0+)=U_{C1}(0-)-\frac{V_{OS}-U_{C4}(0-)+U_{C3}(0-)+U_{C2}(0-)+U_{C1}(0-)}{4}---\left(10\right)$

则第一阶段的C1两端的电压差可表示为

$\mathrm{\Δ}V=\frac{V_{OS}-U_{C4}(0-)+U_{C3}(0-)+U_{C2}(0-)+U_{C1}(0-)}{4}---\left(11\right)$

这部分电压差所引起的电荷转移为

$\begin{array}{c}\mathrm{\Δ}Q=\frac{V_{OS}-U_{C4}(0-)+U_{C3}(0-)+U_{C2}(0-)+U_{C2}(0-)+U_{C1}(0-)}{4}{C}_S\\ =\frac{V_{bus}-V_{OS}-\frac{V_{bus}}{4}+V_{ref}-V_{sig}}{4}{C}_S\end{array}---\left(12\right)$

这部分电荷极性应该为正，也就是正电荷转移到了运放的反馈电容C上，从而有如下表达式：

$\begin{array}{c}\mathrm{\Δ}Q=\frac{V_{bus}-V_{OS}-\frac{V_{bus}}{4}+V_{ref}-r_{sig}}{4}{C}_S\\ =(V_{bus}-V_{OS}-\frac{V_{out}}{A}-V_{out})C\end{array}---\left(13\right)$

将上式整理后，可得：

$V_{out}=\frac{A}{1+A}(1-\frac{C_S}{4C})(V_{bus}-V_{OS})+\frac{C_S}{16C}{V}_{bus}+\frac{A}{1+A}\frac{C_S}{4C}(V_{sig}-V_{ref})---\left(14\right)$

其中，A代表运放的增益，由式(14)可知，如取C＝C_S/4，可使Vos对输出的影响降为零，即通过调整电容的比例实现失调的消除。

失调消除后最终的采样输出结果为：

$V_{out}=\frac{1}{4}{V}_{bus}+\frac{A}{1+A}(V_{sig}-V_{ref})---\left(15\right)$

结果中出现了V_bus/4这一项，这也体现出本发明结构中所提到的参考电位的优点。假设式(15)等式右边无第一项，当信号电平Vsig与复位电平Vref比较接近时，最终输出就会很小，使运放中的MOS管处于深线性区，从而降低增益，影响虚短特性，且这种影响会反馈到输出端使得采样输出的结果有误差。鉴于这个原因，本发明引入了参考电位Vb。

现比较本发明和文献1的输出结果，通过仿真可确定失调电压为9mV，V_bus＝3.5V，Vref＝1V。如图12所示，文献1的偏差电压近似等于1.25倍失调电压Vos，与理论推导相符；如图13所示，本发明的偏差电压小于失调电压Vos，说明本发明的相关双采样电路结构减小了失调电压对于采样输出的影响。

对于一个信号处理阵列来说，一般有比较多的双采样电路，而每一个双采样电路中的运放失调的值是随机的，如果不采取一些措施，则失调电压就会对采样输出端造成影响，从而增大信号处理的难度。本发明可减小运放失调对于采样输出端的影响，不仅降低了后续信号处理的难度，还降低了版图设计的难度。

本发明所述消除失调的相关双采样电路各个开关的控制时序还有其他实现方式，即在第一采样阶段，信号电平和复位电平的采集可以同时进行，而无先后顺序，具体实现的电路结构如图6所示，图6是本发明另一种实施方式的可消除失调的双采样电路结构，与图1双采样电路的不同之处在于，其有2路相同的输入Vin1和Vin2，其中，第一输入端Vin1经延时单元后与开关S3连接，第二输入端Vin2通过开关S5与电容C2连接。第一输入端Vin1在进入双采样模块之前先经过的延时单元(即图6中的delay)由模拟延时电路组成，通常可采用缓冲器的方式实现，这种模拟延时电路的优点是可以达到皮秒量级的高精度。

如图7所示，为本发明另一种实施方式的可消除失调的双采样电路的开关控制时序图，其中第一输入端Vin1的信号电平稳定部分与第二输入端Vin2的复位电平稳定部分对应在同一时间段，则开关S3、S4、S5、S6同时触发，即可实现对信号电平和复位电平的采样。

以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种可消除失调的相关双采样电路，包括运算放大器、反馈电容C、第一行导通开关S1、第二行导通开关S2、第一采样电容C1、第二采样电容C2、第三采样电容C3、第一采样开关S3、第二采样开关S4、第三采样开关S5、第四采样开关S6、固定电位保持电容C4、第一状态转换开关S7、第二状态转换开关S8；

所述反馈电容C和第一行导通开关S1并联且跨接于运算放大器的负输入端和输出端之间；

所述第一采样电容C1一端通过第一采样开关S3连接到相关双采样电路的输入端，另一端连接运算放大器负输入端的同时，也通过第二采样开关S4连接到第三采样电容C3；

所述第二采样电容C2一端通过第一状态转换开关S7连接到第一采样开关S3、通过第三采样开关S5连接到相关双采样电路的输入端，另一端通过第二状态转换开关S8连接到第三采样电容C3、通过第四采样开关S6连接第二行导通开关S2；

所述第三采样电容C3一端连接第二采样开关S4和第二状态转换开关S8，另一端通过第二行导通开关S2连接到参考电位；

所述固定电位保持电容C4一端连接运算放大器的正输入端，另一端通过第二行导通开关S2连接到参考电位。

2.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述第一行导通开关S1和第二行导通开关S2、第一采样开关S3和第二采样开关S4、第三采样开关S5和第四采样开关S6、第一状态转换开关S7和第二状态转换开关S8为四组控制开关，其中，每一组控制开关中的两个开关可以同时导通，也可以先后导通，但需保证导通有交叠且交叠时间足以完成相应的采样过程。

3.根据权利要求2所述的可消除失调的相关双采样电路，其特征在于，所述第一行导通开关S1和第二行导通开关S2的交叠时间需大于第一采样开关S3和第二采样开关S4以及第三采样开关S5和第四采样开关S6完成一次开关导通到关断所需的时间。

4.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述相关双采样电路工作时分为两个阶段：第一阶段为第一组开关S1和S2同时导通的部分，在此阶段中，第二组开关S3和S4先于第三组开关S5和S6导通，且在第三组开关S5和S6导通之前，第二组开关S3和S4需全部关断，第一阶段结束之前，第三组开关S5和S6需全部关断；第二阶段是指第一组开关S1和S2全部关断后，第四组开关S7和S8同时导通的部分。

5.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述运算放大器为普通的五管放大器、套筒式共源共栅放大器、折叠式共源共栅放大器、两级运放结构。

6.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述相关双采样电路的设计及制造采用双极型技术、金属氧化物半导体技术、BiCMOS技术中的任意一种。

7.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述第一采样电容C1、第二采样电容C2、第三采样电容C3、固定电位保持电容C4采用MOS电容、多晶硅-多晶硅电容、多晶硅-金属电容或金属-金属电容。

8.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述开关为单管、双管或可消除衬偏效应的线性化开关。

9.根据权利要求1所述的可消除失调的相关双采样电路，其特征在于，所述相关双采样电路的输入端包括第一输入端和第二输入端，第一输入端经延时单元后与第一采样开关连接，第二输入端通过第三采样开关S5与第二采样电容C2连接。

10.根据权利要求9所述的可消除失调的相关双采样电路，其特征在于，所述相关双采样电路工作时分为两个阶段：第一阶段为第一组开关S1和S2同时导通的部分，在此阶段中，第二组开关S3和S4、第三组开关S5和S6同时导通，第一阶段结束之前，第二组开关S3和S4、第三组开关S5和S6需全部关断；第二阶段是指第一组开关S1和S2全部关断后，第四组开关S7和S8同时导通的部分。