CN105305961B - 消除比较器延迟的振荡电路 - Google Patents

Abstract

本发明公开了一种消除比较器延迟的振荡电路，包括恒流电流源、每组由至少三个开关组成的三组开关、至少三个等值的接地电容、比较器、减法器以及逻辑模块。这些电容的上极板分别对应连接三组开关的一端；比较器的正输入端连接第一组开关的另一端和恒流电流源间的节点并接收该节点的电压V_P、负输入端接收参考电压V_REF；减法器的输出端连接第二组开关的另一端、第一输入端连接第三组开关的另一端、第二输入端接收参考电压V_REF。每组开关的至少三个开关分别由至少三个控制信号控制其通断，各控制信号轮流置为高电平且同一时间仅一个为高电平。逻辑模块根据比较器的输出产生各控制信号，使得各电容从电压V_P‑V_REF开始被充电以抵消比较器的延迟。

Description

消除比较器延迟的振荡电路

技术领域

本发明涉及模拟电路设计领域，特别涉及一种可消除比较器延迟的振荡电路。

背景技术

能够产生振荡电流的电路叫做振荡电路，其在电子科学技术领域中得到广泛地应用，如通信系统中发射机的载波振荡器、接收机中的本机振荡器、医疗仪器以及测量仪器中的信号源等。振荡器的种类很多，按信号的波形来分，可分为正弦波振荡器和非正弦波振荡器。正弦波振荡器产生的波形非常接近于正弦波或余弦波，且振荡频率比较稳定；非正弦波振荡器产生的波形是非正弦的脉冲波形，如方波、矩形波、锯齿波等。

请参阅图1，图1所示为现有技术中常用的双电容振荡电路结构示意图。如图所示，该环形振荡电路通常包括4个开关(两个K开关和两个KB开关)、两个电容C1和C2、两个比较器COMP以及一个逻辑单元LOGIC。其中，开关K和开关KB是两个相反的信号，它们使4个开关分成两组，两个K开关为一组，两个KB开关为另外一组；一组闭合时另一组一定断开，即当两个K开关打开时，两个KB开关一定断开，反之，当两个KB开关打开时，两个K开关一定断开。

假设两个K开关打开时，则恒流电流源I向电容C1充电，电容C1的上极板电压V1上升，当电压V1大于参考电压VREF时，两个比较器COMP的输出翻转，逻辑单元LOGIC中K和KB信号改变，CLK信号产生一个上升(或下降)沿，电压V1通过开关KB放电到地，同时电流源I开始对电容C2充电，如此循环，便产生时钟信号CLK。

请参阅图2，图2为现有技术中双电容振荡电路所产生的电压V1、V2和时钟信号CLK的波形示意图。如图所示，当电压V1或电压V2在到达VREF后仍然上升一段时间，这是由于比较器COMP的延迟造成的。电压V1或电压V2在到达VREF后仍然上升一段时间，这会使输出时钟信号CLK的频率降低。同时，这一段延时时间无法预测，其受到温度和工艺等因素的影响，使得时钟信号CLK的输出频率变化较大，这就是造成非正弦振荡器的频率往往稳定度不高的原因。

因此，需要消除因比较器延迟所产生的影响。

发明内容

为达成上述目的，本发明提供一种消除比较器延迟的振荡电路，其通过消除比较器延迟带来的影响，能够得到频率更加稳定和准确的时钟信号CLK幅度和时钟信号CLK信号频率。

为达成上述目的，本发明的技术方案如下：一种消除比较器延迟的振荡电路，包括一个恒流电流源、每组由N个开关组成的三组开关、N个电容值相等的电容C₁-C_N、比较器、减法器以及一个逻辑模块；所述N个电容C₁-C_N的上极板分别对应连接第一组开关S₁₁-S_1N的一端、第二组开关S₂₁-S_2N的一端以及第三组开关S₃₁-S_3N的一端，下极板接地；所述比较器的正输入端连接所述第一组开关S₁₁-S_1N的另一端和所述恒流电流源之间的节点并接收该节点处的电压V_P、负输入端接收参考电压V_REF；所述减法器的输出端连接所述第二组开关S₂₁-S_2N的另一端、第一输入端连接所述第三组开关S₃₁-S_3N的另一端、第二输入端接收所述参考电压V_REF；所述第一组开关S₁₁-S_1N分别由控制信号Q₁-Q_N控制其通断，所述第二组开关S₂₁-S_2N分别由控制信号Q_N、Q₁-Q_N-1控制其通断，所述第三组开关S₃₁-S_3N分别由控制信号Q_N-1、Q_N、Q₁-Q_N-2控制其通断，其中所述控制信号Q₁-Q_N轮流置为高电平且同一时间仅有一个为高电平；所述逻辑模块的输入端连接所述比较器的输出端，其根据所述比较器的输出信号产生所述控制信号Q₁-Q_N；当控制信号Q_i为高电平时，所述恒流电流源向所述电容C_i充电使其上极板电压V_P升高，当所述电容C_i的上极板电压V_P升高至大于所述参考电压V_REF使所述比较器的输出翻转时，所述逻辑模块将控制信号Q_i+1或Q_i+1-N置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压V_P，并将电压V_P-V_REF输出至所述电容C_i+2或C_i+2-N的上极板；N为大于等于3的正整数；i为小于等于N的正整数。

优选的，所述减法器由模拟加法器、运算放大器或开关电容电路构成。

优选的，所述比较器由双端输入单端输出的运算放大器构成。

优选的，所述逻辑模块由移位寄存器、二进制计数器组成。

优选的，所述三组开关均为MOS晶体管。

优选的，每组所述开关由3个开关组成。

从上述技术方案可以看出，本发明提供的消除比较器延迟的振荡电路的设计，将电容从电压V_P-V_REF而非0开始充电，由此抵消了比较器的延迟，有效降低了因延迟导致的对振荡频率的影响。

附图说明

图1所示为现有技术中常用的双电容振荡电路结构示意图；

图2为现有技术中双电容振荡电路结构所产生的电压V1、V2和时钟信号CLK的波形示意图；

图3为本发明一实施例消除比较器延迟的振荡电路的示意图；

图4为本发明一实施例消除比较器延迟的振荡电路的控制信号与电容上极板电压的波形示意图；

图5为本发明一实施例消除比较器延迟的振荡电路的比较器正相输入端电压V_P和输出电压V_COMP的波形示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

在本说明书中及在权利要求书中，应理解当一元件被称为“连接”到另一元件或与另一元件“相连”时，其可直接连接，或可存在介入元件。

请参阅图3，图3为本发明一实施例消除比较器延迟的振荡电路的示意图。振荡电路包括一个恒流电流源I、三组开关S₁₁～S₁₃、S₂₁～S₂₃、S₃₁～S₃₃、3个电容值相等的充放电电容C₁-C₃、比较器COMP、减法器以及一个逻辑模块。3个电容C₁-C₃上极板分别对应连接第一组开关S₁₁-S₁₃的一端、第二组开关S₂₁-S₂₃的一端以及第三组开关S₃₁-S₃₃的一端，下极板接地。第一组开关S₁₁-S₁₃的另一端连接恒流电流源I。第二组开关S₂₁-S₂₃的另一端连接减法器的输出端V_OUT，第三组开关S₃₁-S₃₃的另一端连接减法器的第一输入端V_IN，减法器的第二输入端接收参考电压V_REF。比较器COMP的正输入端连接恒流电流源I和第一组开关S₁₁-S₁₃之间的节点P，接收该节点P的电压V_P，比较器COMP的负输入端接收参考电压V_REF，当电压V_P大于V_REF时，比较器COMP输出高电平，否则输出低电平，如图5所示。第一组的三个开关S₁₁-S₁₃分别由控制信号Q₁、Q₂、Q₃控制其通断，第二组的三个开关S₂₁-S₂₃分别由控制信号Q₃、Q₁、Q₂控制其通断，第三组开关S₃₁-S₃₃分别由控制信号Q₂、Q₃、Q₁控制其通断。其中，控制信号Q₁、Q₂、Q₃轮流置为高电平且同一时间仅有一个为高电平。逻辑模块的输入端连接比较器的输出端，根据比较器的输出产生控制信号Q₁、Q₂、Q₃和时钟信号CLK。

需要注意的是，本实施例中充放电电容的数量为3个，相应地每组开关也具有3个开关，这样所需器件数量较少，占用的面积也较少。但在其他实施例中，电容和每组开关的数量也可以大于3个。当电容数量为N个时，每组开关也由N个开关组成。N个电容C₁-C_N的上极板分别对应连接第一组开关S₁₁-S_1N的一端、第二组开关S₂₁-S_2N的一端以及第三组开关S₃₁-S_3N的一端，下极板接地。第一组开关S₁₁-S_1N分别由控制信号Q₁-Q_N控制其通断，第二组开关S₂₁-S_2N分别由控制信号Q_N、Q₁-Q_N-1控制其通断，第三组开关S₃₁-S_3N分别由控制信号Q_N-1、Q_N、Q₁-Q_N-2控制其通断，控制信号Q₁-Q_N由逻辑模块根据比较器COMP的输出产生，其轮流置为高电平且同一时间仅有一个为高电平。

本实施例中，减法器、比较器和逻辑模块均可采用现有技术所惯用的器件。例如，减法器可由模拟加法器、运算放大器或开关电容电路构成；比较器可由双端输入单端输出的运算放大器构成；逻辑模块可由移位寄存器、二进制计数器组成。另外，三组开关均可为MOS晶体管。

接下来将结合图3～图5就本实施例振荡电路的工作原理加以说明。

开始状态时，电容C₁、C₂、C₃均没有电荷，控制信号Q₁为高电平、控制信号Q₂和Q₃为低电平，此时恒流电流源I的电流流向电容C₁，节点P处的电压V_P开始上升，当电压V_P高于参考电压V_REF时，比较器COMP的输出翻转为上升沿，逻辑模块接受这个上升沿信号后将产生上升沿(或下降沿)的CLK时钟信号，同时将控制信号Q₁和Q₃置为低电平、将控制信号Q₂置为高电平，这时电容C₁保持的电压V_P通过导通的开关S31传递到减法器第一输入端，减法器的输出端通过导通的开关S₂₃连接着电容C₃的上极板，由此将电压V_P-V_REF输出到电容C₃，而这正是比较器延迟所造成的电压差。同时，恒流电流源的电流通过导通的开关S₁₂开始流向电容C₂对电容C₂充电，比较器输出从高电平恢复到低电平。随着电容C₂上极板电压的升高，比较器的输出再次翻转，逻辑模块将控制信号Q₁和Q₂置为低电平，而将控制信号Q₃置为高电平。电容C₂所保持的电压V_P通过导通的开关S₃₂传递至减法器的输入端V_IN，减法器将电压V_P-V_REF通过开关S₂₁输出到电容C₁，电容C₁被预充电至电压V_P-V_REF，同时恒流电流源的电流通过导通的开关S₁₃开始流向电容C₃对电容C₃充电，比较器COMP输出从高电平恢复到低电平，CLK信号产生下降沿(或上升沿)。由于电容C₃已经被预充电至V_P-V_REF的电压，此时将从电压V_P-V_REF而非0开始充电，缩小了充电至电压V_P所需的时间，如此恰可抵消比较器的延迟。随着电容C₃上极板电压的升高，比较器的输出再次翻转，逻辑模块将控制信号Q₂和Q₃置为低电平，而将控制信号Q₁置为高电平。电容C₃所保持的电压V_P通过导通的开关S₃₃传递至减法器的输入端V_IN，减法器将电压V_P-V_REF通过开关S₂₂输出到电容C₂，电容C₂被预充电至电压V_P-V_REF，如此循环往复，最终使每个电容都从电压V_P-V_REF开始被充电，以抵消比较器的延迟。

需要注意的是，对于振荡电路具有N个电容和N×3个开关的情况，若第i个控制信号Q_i为高电平时，恒流电流源向电容C_i充电使其上极板电压V_P升高，当电容C_i的上极板电压V_P升高至大于参考电压V_REF使比较器COMP的输出翻转为高电平时，逻辑模块将第i+1个控制信号Q_i+1或第i+1-N个控制信号Q_i+1-N置为高电平，其余控制信号置为低电平，以使减法器的第一输入端接收电压V_P，并将电压V_P-V_REF输出至电容C_i+2或C_i+2-N的上极板，i为小于或等于N的正整数。逻辑模块将各控制信号依次置为高电平，通过上述过程的循环重复完成所有电容的电压为V_P-V_REF的预充电。

综上所述，相较于传统结构的振荡电路，本发明通过三组开关、至少三个电容、比较器、减法器和逻辑模块的设计，使得每个电容从电压V_P-V_REF而非0开始充电，由此抵消了比较器的延迟。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (6)

1.一种消除比较器延迟的振荡电路，其特征在于，包括一个恒流电流源、每组由N个开关组成的三组开关、N个电容值相等的电容C₁、C₂、……、C_N、比较器、减法器以及一个逻辑模块；所述N个电容C₁、C₂、……、C_N的上极板分别对应连接第一组开关S₁₁、S₁₂、……、S_1N的一端、第二组开关S₂₁、S₂₂、……、S_2N的一端以及第三组开关S₃₁、S₃₂、……、S_3N的一端，下极板接地；所述比较器的正输入端连接所述第一组开关S₁₁、S₁₂、……、S_1N的另一端和所述恒流电流源之间的节点并接收该节点处的电压V_P、负输入端接收参考电压V_REF；所述减法器的输出端连接所述第二组开关S₂₁、S₂₂、……、S_2N的另一端、第一输入端连接所述第三组开关S₃₁、S₃₂、……、S_3N的另一端、第二输入端接收所述参考电压V_REF；

所述第一组开关S₁₁、S₁₂、……、S_1N分别由控制信号Q₁、Q₂、……、Q_N控制其通断，所述第二组开关S₂₁、S₂₂、……、S_2N分别由控制信号Q_N、Q₁、Q₂、……、Q_N-1控制其通断，所述第三组开关S₃₁、S₃₂、……、S_3N分别由控制信号Q_N-1、Q_N、Q₁、Q₂、……、Q_N-2控制其通断，其中所述控制信号Q₁、Q₂、……、Q_N轮流置为高电平且同一时间仅有一个为高电平；所述逻辑模块的输入端连接所述比较器的输出端，其根据所述比较器的输出信号产生所述控制信号Q₁、Q₂、……、Q_N和时钟信号；

当控制信号Q_i为高电平时，所述恒流电流源向所述电容C_i充电使其上极板电压V_P升高，当所述电容C_i的上极板电压V_P升高至大于所述参考电压V_REF使所述比较器的输出翻转时，所述逻辑模块将控制信号Q_i+1或Q_i+1-N置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压V_P，并将电压V_P-V_REF输出至所述电容C_i+2或C_i+2-N的上极板；N为大于等于3的正整数；i为小于等于N的正整数；其中当i为小于N-1的正整数时所述逻辑模块将控制信号Q_i+1置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压V_P，并将电压V_P-V_REF输出至所述电容C_i+2的上极板；当i为等于N-1的正整数时所述逻辑模块将控制信号Q_i+1置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压V_P，并将电压V_P-V_REF输出至所述电容C_i+2-N的上极板；当i为等于N的正整数时，所述逻辑模块将控制信号Q_i+1-N置为高电平，其余控制信号置为低电平，以使所述减法器的第一输入端接收所述电压V_P，并将电压V_P-V_REF输出至所述电容C_i+2-N的上极板。

2.根据权利要求1所述的振荡电路，其特征在于，所述减法器由模拟加法器、运算放大器或开关电容电路构成。

3.根据权利要求1所述的振荡电路，其特征在于，所述比较器由双端输入单端输出的运算放大器构成。

4.根据权利要求1所述的振荡电路，其特征在于，所述逻辑模块由移位寄存器、二进制计数器组成。

5.根据权利要求1所述的振荡电路，其特征在于，所述三组开关均为MOS晶体管。

6.根据权利要求1所述的振荡电路，其特征在于，每组所述开关由3个开关组成。