CN105304612A

CN105304612A - 三维叠层多芯片结构及其制造方法

Info

Publication number: CN105304612A
Application number: CN201410316797.6A
Authority: CN
Inventors: 陈士弘
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2014-07-04
Filing date: 2014-07-04
Publication date: 2016-02-03
Anticipated expiration: 2034-07-04
Also published as: CN105304612B

Abstract

本发明公开了一种三维叠层多芯片结构及其制造方法，该三维叠层多芯片结构，包括M个芯片、一第一导电柱与N个第二导电柱。每一芯片具有一共享连接区与一芯片引导块。芯片包括一基板及一图案化电路层。图案化电路设置于基板上，图案化电路层包括一有源元件、至少一共享导电结构与N个芯片启动导电结构。共享导电结构位于共享连接区，N个芯片启动导电结构位于芯片引导块。第一导电柱连接M个芯片的共享导电结构。每一第二导电柱连接N个芯片启动导电结构的其中之一。M个芯片的芯片引导块具有不同的导通状态，N大于1、M大于2，且M小于或等于2的N次方。

Description

三维叠层多芯片结构及其制造方法

技术领域

本发明是有关于一种三维叠层多芯片结构及其制造方法，且特别是有关于一种具有不同的导通状态的芯片引导块的三维叠层多芯片结构及其制造方法。

背景技术

三维集成电路(three-dimensionalintegratedcircuit，3DIC)的制造方法是将多个半导电体芯片垂直地叠层并接合，以产生单一的三维集成电路。一般来说，是将相邻芯片的边缘以阶梯状错开，以一种打线接合的方式，连接芯片上的焊垫。此外，也可采用一种硅通孔(through-siliconvia，TSV)的方式，将叠层的芯片连接。相较传统的打线接合技术，使用硅通孔叠层芯片可具有更宽的带宽与较短的连接路径，进而提高处理速度和降低功耗。

然而，一般的硅通孔叠层工艺需要对每个芯片进行多个步骤，例如光刻胶层沉积、刻蚀、二氧化硅层沉积，势垒层/种晶层沉积、图案化光刻胶、光刻胶层移除、化学机械抛光、芯片黏着的支撑/操作(support/handlingdiebonding)等。进行此些步骤需要花费相当多的时间及成本。再者，对于较薄的芯片，在工艺上会面临相当大的困难。

发明内容

本发明是有关于一种三维叠层多芯片结构及其制造方法，通过在叠层芯片前对个别芯片中的芯片引导块进行编程或图案化，使三维叠层多芯片结构中的每个芯片具有不同的导通状态。

根据本发明，提出一种三维叠层多芯片结构，包括M个芯片、一第一导电柱与N个第二导电柱。每一芯片具有一共享连接区与一芯片引导块。芯片包括一基板及一图案化电路层。图案化电路设置于基板上，图案化电路层包括一有源元件、至少一共享导电结构与N个芯片启动导电结构。共享导电结构位于共享连接区，N个芯片启动导电结构位于芯片引导块。第一导电柱连接M个芯片的共享导电结构。每一第二导电柱连接N个芯片启动导电结构的其中之一。M个芯片的芯片引导块具有不同的导通状态，N大于1、M大于2，且M小于或等于2的N次方。

根据本发明，提出一种三维叠层多芯片结构的制造方法，包括以下步骤：提供M个芯片，每一芯片具有一共享连接区与一芯片引导块，且包括一基板与一图案化电路层；图案化电路层设置于基板上且包括一有源元件、至少一共享导电结构与N个芯片启动导电结构；共享导电结构位于共享连接区，N个芯片启动导电结构位于芯片引导块；编程或图案化N个芯片启动导电结构，使M个芯片的芯片引导块具有不同的导通状态；叠层M个芯片以形成一叠层结构；刻蚀叠层结构，以形成多个导电通道；导电通道穿过共享导电结构与N个芯片启动导电结构；在导电通道中填入导电材料，以形成一第一导电柱与N个第二导电柱；第一导电柱连接M个芯片的共享导电结构；每一第二导电柱连接N个芯片启动导电结构的其中之一，其中N大于1、M大于2，且M小于或等于2的N次方。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明实施例的三维叠层多芯片结构的示意图。

图2～图13绘示本发明的三维叠层多芯片结构的一制造实施例。

【符号说明】

1：三维叠层多芯片结构

101、102、103、104、105、106、107、108：芯片

10、11：基板

111：绝缘空间

112：绝缘结构

20：图案化电路层

201：有源元件

202：共享连接区

22-1、22-2、22-3、22-4、22-5、22-6：共享导电结构

203：芯片引导块

23-1、23-2、23-3：芯片启动导电结构

204：介电层

205：凹部

30：硬掩模层

40：操作芯片

50：氧化层

60：图案化掩模

65：导电通道

71-1、71-2、71-3、71-4、71-5、71-6：第一导电柱

72-1、72-2、72-3：第二导电柱

400：叠层结构

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1绘示本发明实施例的三维叠层多芯片结构1的示意图。在本实施例中，三维叠层多芯片结构1包括八个芯片101、102、103、104、105、106、107与108。每一芯片皆具有一共享连接区202与一芯片引导块203。此外，每一芯片也包括一基板与一图案化电路层。

以图1中的芯片108为例，芯片108包括基板11与图案化电路层20。图案化电路层20，设置于基板11上。图案化电路层20包括一有源元件201、共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3。共享导电结构22-1、22-2、22-3、22-4、22-5、22-6是位于共享连接区202，芯片启动导电结构23-1、23-2与23-3位于芯片引导块203。

三维叠层多芯片结构1也包括第一导电柱71-1、71-2、71-3、71-4、71-5、71-6与第二导电柱72-1、72-2、72-3。第一导电柱是用以连接八个芯片的共享导电结构。举例来说，第一导电柱71-1连接各个芯片的共享导电结构22-1。每一第二导电柱连接芯片启动导电结构的其中之一，举例来说，第二导电柱72-1连接各个芯片的芯片启动导电结构23-1。

在本发明实施例中，每个芯片的芯片引导块203皆具有不同的导通状态。举例来说，芯片101在接收到「000」的讯号时，芯片101的芯片启动导电结构23-1、23-2、23-2会启动，使芯片101导通；芯片102在接收到「001」的讯号时，芯片102的芯片启动导电结构23-1、23-2、23-2会启动，使芯片102导通；芯片103在接收到「010」的讯号时，芯片103的芯片启动导电结构23-1、23-2、23-2会启动，使芯片103导通；芯片104在接收到「011」的讯号时，芯片104的芯片启动导电结构23-1、23-2、23-2会启动，使芯片104导通。其他芯片的导通状态在此不多加赘述。

上述各芯片的芯片引导块203的不同的导通状态，可通过编程芯片启动导电结构23-1、23-2、23-2所形成。举例来说，芯片102的芯片启动导电结构23-1是被编程为接收到讯号「0」，芯片启动导电结构23-2是被编程为接收到讯号「0」，芯片启动导电结构23-3是被编程为接收到讯号「1」，上述三个条件同时成立时才可导通，因此，只有当芯片102在接收到「001」的讯号时才会导通。透过上述方式，电子元件可通过第二导电柱72-1、72-2、72-3输入不同的讯号，用以导通特定的芯片。

在一实施例中，可通过激光修复(1asertrim)、电熔丝(e-fuse)或非易失性存储器(Non-VolatileMemory，NVM)，例如是闪存(FLASH)、可变电阻式存储器(resistiverandom-accessmemory，RRAM)对芯片启动导电结构23-1、23-2、23-3进行编程。

在另一实施例中，也可通过图案化工艺，使各芯片的芯片引导块203具有不同的导通状态。举例来说，可对芯片102的芯片启动导电结构23-1、23-2、23-3进行图案化，使启动导电结构23-1、23-2包括一第一金属层，启动导电结构23-3包括一第二金属层。第一金属层在接收到讯号「0」时才可导通，相对地，第二金属层在接收到讯号「1」时才可导通，因此，只有在接收到「001」的讯号时，才可将芯片启动导电结构23-1、23-2、23-3皆导通，进而启动芯片102。透过上述方式，电子元件可通过第二导电柱72-1、72-2、72-3输入不同的讯号，用以导通特定的芯片。

虽然图1的实施例是以三维叠层多芯片结构1包括八个芯片说明，但本发明并未限定于此。在其他实施例中，三维叠层多芯片结构1可包括M个芯片，每一芯片中的芯片引导块203皆具有不同的导通状态，且包括N个芯片启动导电结构，N大于1、M大于2，且M小于或等于2的N次方。

也就是说，当对N个芯片启动导电结构进行图案化，使芯片启动导电结构包括一第一金属层与一第二金属层其中之一。因此，N个芯片启动导电结构可形成2N种不同的导通状态。

在一实施例中，三维叠层多芯片结构1的图案化电路层20更包括一介电层204，有源元件201、共享导电结构202与芯片启动导电结构203是透过介电层204彼此隔绝。有源元件201可包括闪存电路、应用型专用电路(applicationspecificcircuit)、通用处理器、可编程逻辑设备(programmablelogicdevice)，以及上述元件与其他类型电路的组合。

共享导电结构22-1、22-2、22-3、22-4、22-5、22-6可例如是输入/输出接垫(I/Opad)与开关接垫(powerpad)。虽然本发明实施例的三维叠层多芯片结构1包括六个共享导电结构22-1、22-2、22-3、22-4、22-5、22-6，但本发明并未限定于此。共享导电结构的数目可视三维叠层多芯片结构1的需求进行调整。

此外，本发明实施例的基板11可包括多个绝缘结构112，绝缘结构112是直接接触第一导电柱71-1、71-2、71-3、71-4、71-5、71-6与第二导电柱72-1、72-2、72-3。透过绝缘结构112，可防止第一导电柱71-1、71-2、71-3、71-4、71-5、71-6、第二导电柱72-1、72-2、72-3与基板11导通。

图2～图13绘示本发明的三维叠层多芯片结构1的一制造实施例。如图2所示，芯片101包括基板10，介电层204、有源元件201、共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3是设置于基板10上。共享导电结构22-1、22-2、22-3、22-4、22-5、22-6是位于共享连接区202，芯片启动导电结构23-1、23-2与23-3位于芯片引导块203。此外，有源元件201、共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3是通过介电层204彼此隔绝。

此外，在进行芯片叠层工艺之前，位于芯片引导块203的芯片启动导电结构23-1、23-2与23-3是被编程或图案化，使芯片101具有一第一导通状态。可通过上述例如是激光修复、电熔丝或非易失性存储器编程芯片对启动导电结构23-1、23-2、23-2进行编程。或者，图案化芯片101使芯片启动导电结构23-1、23-2与23-3包括一第一金属层与一第二金属层其中之一。编程与图案化的方式已于上述内容中详述，在此不多加赘述。

接着如图3所示，沉积一硬掩模层30与一操作芯片(handlewafer)40于芯片101的上表面。硬掩模层30可例如包括有机材料(聚合物)，用以绝缘且附着操作芯片40。操作芯片40是选用厚度与强度足够的芯片，以防止在后续工艺步骤中，操作芯片40下方的芯片101和后续加入的芯片的损坏。在一实施例中，操作芯片40例如是一硅裸晶(baresiliconwafer)。

如图4所示，移除部分基板10以形成基板11，使芯片101的整体厚度变得更薄。由于操作芯片40提供下方的芯片101足够强度，故可进行此芯片磨薄(waferthinning)步骤。

图5绘示将包括操作芯片40与硬掩模层30的芯片101设置于另一芯片102上。芯片102可包括与芯片101类似的元件，此外，芯片102的启动导电结构23-1、23-2、23-2也已被编程或图案化，使芯片102具有一第二导通状态。在本实施例中，芯片101与芯片102之间也包括一硬掩模层30，也就是说，芯片101的基板11是设置于硬掩模层30之上。

类似地，图6绘示移除芯片102的部分基板10，以形成基板11。接着，重复上述图5、图6所绘示的工艺步骤，以依序叠层芯片103、104、105、106、107、108。要注意的是，每一芯片之间皆包括一硬掩模层30，用以绝缘且附着各芯片。

此外，在叠层之前，芯片103、104、105、106、107、108的启动导电结构23-1、23-2、23-2也已被编程或图案化，使芯片103、104、105、106、107、108分别具有不同的导电状态。

在一实施例中，位于叠层最底部的芯片108可不需要移除基板以调整其厚度。

如图8所示，叠层芯片101、102、103、104、105、106、107、108后，移除操作芯片40，以形成叠层结构400。在一实施例中，可如图9所示形成一氧化层50于叠层结构400上。但本发明并未限定于此，在其他实施例中，也可直接省略形成氧化层50的步骤，直接进行图10的工艺。

如图10所示，形成一图案化掩模60于叠层结构40上。在一实施例中，图案化掩模60是裸露部分叠层结构40，裸露的部分是对应于共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3的位置。

接着，刻蚀叠层结构400，以形成多个导电通道65。导电通道65穿过除了芯片108之外的共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3，并终止于芯片108的共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与三个芯片启动导电结构23-1、23-2与23-3上。

如图11所示，等向刻蚀(isotropicetching)芯片101～107的基板11，以形成多个绝缘空间111。如图12所示，填入介电材料于绝缘空间111中，以形成多个绝缘结构112。在此，形成绝缘空间111并填入绝缘结构112可防止基板11与后续填入的导电材料接触形成短路。

接着，可以氧等离子体(oxygenplasma)充入导电通道65中，以清洗导电通道65。

如图13所示，在一实施例中，可选择地进行一次等向刻蚀工艺，以刻蚀部分共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与、芯片启动导电结构23-1、23-2与23-3、绝缘结构112与介电层204，以形成凹部205。在此，形成凹部205可使后续填入的导电材料更容易接触共享导电结构22-1、22-2、22-3、22-4、22-5、22-6与、芯片启动导电结构23-1、23-2与23-3与绝缘结构112。

最后，在导电通道65中填入导电材料，以形成多个第一导电柱71-1、71-2、71-3、71-4、71-5、71-6与第二导电柱72-1、72-2、72-3。在本实施例中，第一导电柱71-1例如是连接各个芯片的共享导电结构22-1，第二导电柱72-1例如是连接各个芯片的芯片启动导电结构23-1。

也就是说，若叠层结构400具有M个芯片，则第一导电柱可连接M个芯片的共享导电结构，而第二导电柱连接N个芯片启动导电结构的其中之一，其中N大于1、M大于2，且M小于或等于2的N次方。

在填入导电材料于导电通道65后，即可形成如图1所绘示的三维叠层多芯片结构1。

承上述说明，本发明实施例的三维叠层多芯片结构与其制造方法，可简化传统硅通孔(TSV)叠层的工艺步骤，大幅减少工艺时间与制造成本。此外，相较于传统硅通孔工艺，本发明减少对每一芯片的处理程序，进而能够提高产量。在制造过程中，通过移除芯片的部分基板，除了能有效降低叠层多芯片结构的整体厚度，还可减少第一导电柱与第二导电柱的长度，进而减少电阻和相关的热损失，提高传输速度。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种三维叠层多芯片结构，包括：

M个芯片，每一芯片具有一共享连接区与一芯片引导块，且包括：

一基板；及

一图案化电路层，设置于该基板上，该图案化电路层包括一有源元件、至少一共享导电结构与N个芯片启动导电结构，该共享导电结构位于该共享连接区，该N个芯片启动导电结构位于该芯片引导块；

一第一导电柱，连接该M个芯片的共享导电结构；以及

N个第二导电柱，每一第二导电柱连接该N个芯片启动导电结构的其中之一；

其中该M个芯片的芯片引导块具有不同的导通状态，N大于1、M大于2，且M小于或等于2的N次方。

2.根据权利要求1所述的三维叠层多芯片结构，其中该M种不同的导通状态是通过编程该N个芯片启动导电结构所形成。

3.根据权利要求2所述的三维叠层多芯片结构，其中该N个芯片启动导电结构是通过激光修复、电熔丝或非易失性存储器进行编程。

4.根据权利要求1所述的三维叠层多芯片结构，其中该N个芯片启动导电结构包括一第一金属层与一第二金属层其中之一，该第一金属层与该第二金属层具有不同的导电线路，使该N个芯片启动导电结构形成2N种不同的导通状态。

5.根据权利要求1所述的三维叠层多芯片结构，其中该图案化电路层更包括一介电层，该有源元件、该共享导电结构与该N个芯片启动导电结构透过该介电层彼此隔绝。

6.根据权利要求1所述的三维叠层多芯片结构，其中该基板包括多个绝缘结构，这些绝缘结构直接接触该第一导电柱或该N个第二导电柱。

7.根据权利要求1所述的三维叠层多芯片结构，其中该有源元件包括闪存电路、应用型专用电路、通用处理器或可编程逻辑设备。

8.根据权利要求1所述的三维叠层多芯片结构，其中该共享导电结构包括输入/输出接垫与开关接垫。

9.根据权利要求1所述的三维叠层多芯片结构，其中图案化该N个芯片启动导电结构以形成一第一金属层与一第二金属层其中之一，该第一金属层与该第二金属层具有不同的导电线路，使该N个芯片启动导电结构形成2N种不同的导通状态。

10.一种三维叠层多芯片结构的制造方法，包括：

提供M个芯片，每一芯片具有一共享连接区与一芯片引导块，且包括一基板与一图案化电路层，该图案化电路层设置于该基板上，且包括一有源元件、至少一共享导电结构与N个芯片启动导电结构，该共享导电结构位于该共享连接区，该N个芯片启动导电结构位于该芯片引导块；

编程或图案化该N个芯片启动导电结构，使该M个芯片的芯片引导块具有不同的导通状态；

叠层该M个芯片，以形成一叠层结构；

刻蚀该叠层结构，以形成多个导电通道，这些导电通道穿过该共享导电结构与该N个芯片启动导电结构；以及

在这些导电通道中填入导电材料，以形成一第一导电柱与N个第二导电柱，该第一导电柱连接该M个芯片的共享导电结构，每一第二导电柱连接该N个芯片启动导电结构的其中之一，其中N大于1、M大于2，且M小于或等于2的N次方。

11.根据权利要求10所述的制造方法，其中是通过激光修复、电熔丝或非易失性存储器以编程该N个芯片启动导电结构。

12.根据权利要求10所述的制造方法，更包括：

刻蚀该基板，以形成多个绝缘空间；

填入介电材料于这些绝缘空间，以形成多个绝缘结构；及

清洗该导电通道。