CN105292187B - 一种应答器逻辑控制装置 - Google Patents

Abstract

本申请公开了一种应答器逻辑控制装置，包括分频模块、功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块，分频模块分别与功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块连接，功能选通模块分别与FSK通道模块、PSK通道模块和PSK解码调制模块连接，PSK通道模块和PSK解码调制模块连接。本发明中，FSK通道模块和PSK通道模块能够分别在分频模块的输入频率的驱动下，完成各自对应通道报文的数据处理，即本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。

Description

一种应答器逻辑控制装置

技术领域

本发明涉及应答器技术领域，更具体的说，涉及一种应答器逻辑控制装置。

背景技术

应答器是一种用于地面列车信息传输的点式设备，当列车经过地面应答器上方时，应答器接收车载设备天线发送的电磁能量，而后将电磁能量转换成电能，并启动电路工作，以将存储器中的报文循环发送出去，直至电能耗尽。应答器逻辑控制装置是应答器控制的核心，负责完成应答器所有逻辑处理功能，包括FSK(Frequency Shift Keying，频移键控)通道报文的读取和发送，PSK(Phase Shift Keying，相移键控)通道报文的读取和发送，A5命令的解析，FSK通道报文的写入，PSK通道报文的写入等等。其控制方案有CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)、FPGA(Field Programmable GateArray，现场可编程门阵列)等方案。

现有控制方案中，由于FSK通道模块和PSK通道模块共用接口合成功能逻辑，因此，在一些极端环境下(例如，高温、高湿)，容易造成器件的电气特性紊乱，导致FSK通道报文和PSK通道报文发生串扰，从而导致应答器逻辑控制装置的可靠性降低，进而影响对应答器的逻辑控制。

因此，如何提高应答器逻辑控制装置的可靠性是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本发明提供一种应答器逻辑控制装置，以解决应答器逻辑控制装置可靠性低的问题。

一种应答器逻辑控制装置，包括：

分频模块、功能选通模块、频移键控FSK通道模块、相移键控PSK通道模块和PSK解码调制模块，其中，

所述分频模块分别与所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；

所述功能选通模块分别与所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；

所述PSK通道模块和所述PSK解码调制模块连接；

当所述分频模块检测到复位电路发送的复位信号处于低电平时，所述分频模块、所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块均进行逻辑复位；

当所述复位信号由低电平变为高电平时，所述分频模块依据时钟配置电路的当前配置信息，从时钟电路输出的时钟信号中选择与所述当前配置信息适配的时钟源；

所述功能选通模块在所述分频模块的输入频率的驱动下，检测A5接口命令是否符合第一预设标准；

如果否，则所述FSK通道模块在所述分频模块的输入频率的驱动下，读取FSK存储器的报文数据，并将FSK通道报文输出至FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至PSK发送电路；

如果是，则在写FSK通道报文命令符合第二预设标准的情况下，所述FSK通道模块将A5信号中的FSK通道报文写入所述FSK存储器；在写PSK报文命令符合第三预设标准的情况下，所述PSK通道模块将所述A5信号中的PSK报文写入所述PSK存储器；在读FSK通道报文存储器命令符合第四预设标准、读PSK报文存储器命令符合所述第四预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取所述FSK存储器的报文数据，并将FSK通道报文输出至所述FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取所述PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至所述PSK发送电路；在读生产存储器命令符合第五预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取生产存储器的报文数据，并将生产报文输出至所述FSK发送电路。

优选的，所述分频模块包括：

三分频模块，用于对所述时钟电路输入的时钟信号进行三分频；

分别与所述三分频模块、所述PSK通道模块和所述PSK解码调制模块连接的多路选择器，用于依据所述时钟配置电路的当前配置信息，从所述时钟电路输入的时钟信号中选择与所述当前配置信息适配的时钟源，并将所述适配的时钟源作为基准时钟在分频时使用，同时将所述适配的时钟源输出至所述PSK通道模块和所述PSK解码调制模块；

分别与所述多路选择器、所述功能选通模块、所述FSK通道模块和所述PSK通道模块连接的八分频模块，用于对所述多路选择器的输出时钟进行四分频、八分频和十六分频，并将得到的分频信号作为所述功能选通模块、所述FSK通道模块和所述PSK通道模块的时钟；

分别与所述多路选择器、所述八分频模块、所述功能选通模块、所述FSK通道模块连接的同步释放电路，用于以所述多路选择器的输出时钟对所述复位电路输入的复位信号进行同步释放，并将生成的同步全局复位信号输出至所述八分频模块、所述功能选通模块、所述FSK通道模块。

优选的，所述功能选通模块包括：

A5信号解码模块，用于对所述A5信号进行脉宽解码；

与所述A5信号解码模块连接的A5命令识别模块，用于利用解码后的A5数据，检测当前是否有所述A5接口命令，并在确定有所述A5接口命令时，检测所述A5接口命令是否符合所述第一预设标准；

与所述A5命令识别模块连接的控制信号生成模块，用于根据所述A5命令识别模块的检测结果生成与所述检测结果对应的功能选通信号。

优选的，所述FSK通道模块包括：FSK通道报文发送模块、FSK通道报文改写模块、FSK通道报文/生产信息存储器读取模块以及接口信号合成模块；

所述FSK通道报文发送模块与所述接口信号合成模块的输入端连接，用于在正常工作模式下，生成FSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述FSK存储器中的FSK通道报文，并将读取到的FSK通道报文再次发送至所述接口信号合成模块；

所述FSK通道报文改写模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在FSK通道报文改写命令有效时，生成FSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块将需要写入的FSK通道报文写入所述FSK存储器；

所述FSK通道报文/生产信息存储器读取模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在FSK通道报文读取或生产报文读取命令有效时，生成FSK通道报文/生产信息存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述FSK存储器或所述生产存储器中的全部内容，并将读取到的报文数据再次发送至所述接口信号合成模块；

输出端分别与所述FSK存储器/所述生产存储器、所述FSK发送电路连接的所述接口信号合成模块，用于将所述FSK通道报文发送模块、所述FSK通道报文改写模块和所述FSK通道报文/生产信息存储器读取模块各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出到所述FSK存储器/所述生产存储器，将合成的报文信号输出到所述FSK发送电路，同时控制所述FSK发送电路的开关。

优选的，所述PSK通道模块包括：PSK通道报文发送模块、PSK通道报文改写模块、PSK通道报文读取模块和接口信号合成模块；

所述PSK通道报文发送模块与所述接口信号合成模块的输入端连接，用于在正常工作模式下，生成PSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述PSK存储器中的PSK通道报文，并将读取到的PSK通道报文再次发送至所述接口信号合成模块；

所述PSK通道报文改写模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在PSK通道报文改写命令有效时，生成PSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块将需要写入的PSK通道报文写入所述PSK存储器；

所述PSK通道报文读取模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在PSK通道报文读取命令有效时，生成PSK报文读取存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述PSK存储器中的全部内容，并将读取到的报文数据再次发送至所述接口信号合成模块；

输出端分别与所述PSK存储器及所述PSK解码调制模块连接的所述接口信号合成模块，用于将所述PSK通道报文发送模块、所述PSK通道报文改写模块和所述PSK通道报文读取模块各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出至所述PSK存储器，将合成的报文信号输出至所述PSK解码调制模块。

从上述的技术方案可以看出，本发明提供了一种应答器逻辑控制装置，包括分频模块、功能选通模块、FSK通道模块、PSK通道模块和PSK解码调制模块，其中，分频模块分别与功能选通模块、FSK通道模块和PSK通道模块连接，功能选通模块分别与FSK通道模块、PSK通道模块和PSK解码调制模块连接，PSK通道模块和PSK解码调制模块连接。本发明中，FSK通道模块和PSK通道模块能够分别在分频模块的输入频率的驱动下，完成各自对应通道报文的数据处理，也就是说，本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例公开的一种应答器逻辑控制装置的结构示意图；

图2为本发明实施例公开的一种分频模块的结构示意图；

图3为本发明实施例公开的一种功能选通模块的结构示意图；

图4为本发明实施例公开的一种FSK通道模块的结构示意图；

图5为本发明实施例公开的一种PSK通道模块的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种应答器逻辑控制装置，以解决应答器逻辑控制装置可靠性低的问题。

参见图1，本发明实施例公开的一种应答器逻辑控制装置的结构示意图，包括：

分频模块11、功能选通模块12、FSK(Frequency Shift Keying，频移键控)通道模块13、PSK(Phase Shift Keying，相移键控)通道模块14和PSK解码调制模块15；

其中，

分频模块11分别与功能选通模块12、FSK通道模块13、PSK通道模块14和PSK解码调制模块15连接；

功能选通模块12分别与FSK通道模块13、PSK通道模块14和PSK解码调制模块15连接；

PSK通道模块14和PSK解码调制模块15连接；

工作原理具体如下：

(1)当分频模块11检测到复位电路01发送的复位信号处于低电平时，分频模块11、功能选通模块12、FSK通道模块13、PSK通道模块14和PSK解码调制模块15均进行逻辑复位；

需要说明的是，分频模块11通过功能选通模块12使PSK解码调制模块15进行逻辑复位。

(2)当所述复位信号由低电平变为高电平时，分频模块11依据时钟配置电路02的当前配置信息，从时钟电路03输出的时钟信号中选择与所述当前配置信息适配的时钟源；

其中，时钟源包括：27MHz机车能量解调时钟、9MHz无源时钟、9MHz有源时钟。

(3)功能选通模块12在分频模块11的输入频率的驱动下，检测A5接口命令是否符合第一预设标准；

其中，A5接口命令的检测结果包括数据“1”、数据“0”和等待波形，当检测结果符合第一预设标准，则确定此时A5接口命令为有效命令。

需要说明的是，将A5信号提取电路09输出的A5信号进行解码得到A5接口命令。

(4)若A5接口命令不符合第一预设标准，则FSK通道模块13在分频模块11的输入频率的驱动下，读取FSK存储器04的报文数据，并将FSK通道报文输出至FSK发送电路05；PSK通道模块14在分频模块11的输入频率的驱动下，读取PSK存储器06的报文数据，并将PSK差分报文输出至PSK解码调制模块15；PSK解码调制模块15对PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至PSK发送电路07；

(5)若A5接口命令符合第一预设标准，则在写FSK通道报文命令符合第二预设标准的情况下，FSK通道模块13将A5信号中的FSK通道报文写入FSK存储器04；在写PSK报文命令符合第三预设标准的情况下，PSK通道14将所述A5信号中的PSK报文写入PSK存储器06；在读FSK通道报文存储器命令符合第四预设标准、读PSK报文存储器命令符合所述第四预设标准的情况下，FSK通道模块13在分频模块11的输入频率的驱动下，读取FSK存储器04的报文数据，并将FSK通道报文输出至FSK发送电路05；PSK通道模块14在分频模块11的输入频率的驱动下，读取PSK存储器06的报文数据，并将PSK差分报文输出至PSK解码调制模块15；PSK解码调制模块15对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至PSK发送电路07；在读生产存储器命令符合第五预设标准的情况下，FSK通道模块13在分频模块11的输入频率的驱动下，读取生产存储器08的报文数据，并将生产报文输出至FSK发送电路05。

其中，第二预设标准为：5次连续的“11个‘0’+11个‘1’+11个‘0’”+1010101。

第三预设标准为：5次连续的“11个‘0’+11个‘1’+11个‘0’”+1011010。

第四预设标准为：5次连续的“11个‘0’+11个‘1’+11个‘0’”+1011110。

第五预设标准为：5次连续的“11个‘0’+11个‘1’+11个‘0’”+1011111。

综上可以看出，本发明中，FSK通道模块13和PSK通道模块14能够分别在分频模块11的输入频率的驱动下，完成各自对应通道报文的数据处理，也就是说，本发明采用了功能独立和通道独立的设计原则，因此，可以有效避免了因电气特性紊乱而导致FSK通道报文和PSK通道报文发生串扰的情况，从而大大提高了应答器逻辑控制装置的可靠性。

并且，本发明支持三种不同的时钟源，从而可以依据时钟配置电路02的当前配置信息，从时钟电路03输出的时钟信号中选择与所述当前配置信息适配的时钟源，因此，相比现有技术仅支持一种时钟源而言，可以大大降低整个装置的功耗，从而进一步提高了应答器逻辑控制装置的可靠性。

需要说明的是，在实际安装FSK通道模块13和PSK通道模块14时，本发明采用隔离槽将两个通道模块隔开，以实现两个通道模块的物理隔离，进一步提高应答器逻辑控制装置的可靠性。

为进一步说明应答器逻辑控制装置各组成部分的工作原理，本发明还提供了各模块的具体结构示意图，具体如下：

参见图2，本发明实施例公开的一种分频模块的结构示意图，包括：三分频模块111、多路选择器112、八分频模块113和同步释放电路114；

其中，

三分频模块111用于对时钟电路03输入的时钟信号进行三分频。

具体的，当时钟信号为27.095MHz时，三分频模块121对27.095MHz进行三分频，输出频率为9.032MHz±2.5％、占空比45％～55％的信号。

多路选择器112分别与三分频模块111、PSK通道模块14和PSK解码调制模块15连接，多路选择器112用于依据时钟配置电路02的当前配置信息，从时钟电路03输入的时钟信号中选择与所述当前配置信息适配的时钟源，并将该适配的时钟源作为基准时钟在分频时使用，同时将所述适配的时钟源输出至PSK通道模块14和PSK解码调制模块15。

八分频模块113分别与多路选择器112、功能选通模块12、FSK通道模块13和PSK通道模块14连接，八分频模块113用于对多路选择器112的输出时钟进行四分频、八分频和十六分频，并将得到的分频信号作为功能选通模块12、FSK通道模块13和PSK通道模块14的时钟。

具体的，八分频模块113以配置完成的9.032MHz时钟(即多路选择器112的输出时钟)为基准分别进行四分频，得到四分频信号2.258MHz±2.5％、占空比为49％～51％；进行八分频，得到八分频信号1.129MHz±2.5％、占空比为49％～51％；进行十六分频，得到十六分频信号564kHz±2.5％、占空比为49％～51％，并将得到的分频信号作为功能选通模块12、FSK通道模块13和PSK通道模块14的时钟。

同步释放电路114分别与多路选择器112、八分频模块113、功能选通模块12、FSK通道模块13连接，同步释放电路114用于以多路选择器112的输出时钟(即9.032MHz)对复位电路01输入的复位信号进行同步释放，并将生成的同步全局复位信号输出至八分频模块113、功能选通模块12、FSK通道模块13。

参见图3，本发明实施例公开的一种功能选通模块的结构示意图，包括：A5信号解码模块121、A5命令识别模块122和控制信号生成模块123；

其中，

A5信号解码模块121用于对A5信号进行脉宽解码。

A5命令识别模块122与A5信号解码模块121连接，A5命令识别模块122用于利用解码后的A5数据，检测当前是否有A5接口命令，并在确定有A5接口命令时，检测A5接口命令是否符合第一预设标准；

控制信号生成模块123与A5命令识别模块122连接，控制信号生成模块123用于根据A5命令识别模块122的检测结果生成与检测结果对应的功能选通信号。

具体的，A5信号解码模块121对A5信号脉宽解码的结果包括数据“1”、数据“0”和等待波形，若A5信号解码模块121识别到有效波形以外的波形，则通过控制信号提示数据无效，并控制A5命令识别模块122复位，与此同时，还会输出与解码数据同步的时钟信号。

A5命令识别模块122利用解码后的A5数据，识别是否有A5功能命令及该命令指示内容，不同命令控制不同功能选通信号有效，并将有效的功能选通信号输出至控制信号生成模块123。

控制信号生成模块123在A5接口功能均未被选通时，令A1接口功能选通信号有效，当A5接口某一功能被选通时，令A1接口功能选通信号失效。

参见图4，本发明实施例公开的一种FSK通道模块的结构示意图，包括：FSK通道报文发送模块131、FSK通道报文改写模块132、FSK通道报文/生产信息存储器读取模块133和接口信号合成模块134；

其中，

FSK通道报文发送模块131与接口信号合成模块134的输入端连接，FSK通道报文发送模块131用于在正常工作模式下，生成FSK存储器接口信号，并输出至接口信号合成模块134，通过接口信号合成模块134读取FSK存储器04中的FSK通道报文(具体为1023位报文)，并将读取到的FSK通道报文再次发送至接口信号合成模块134；

FSK通道报文改写模块132与接口信号合成模块134的输入端连接，FSK通道报文改写模块132用于在编程模式下，在FSK通道报文改写命令有效时，生成FSK存储器接口信号，并输出至接口信号合成模块134，通过接口信号合成模块134将需要写入的FSK通道报文写入FSK存储器04；

FSK通道报文/生产信息存储器读取模块133与接口信号合成模块134的输入端连接，FSK通道报文/生产信息存储器读取模块133用于在编程模式下，在FSK通道报文读取或生产报文读取命令有效时，生成FSK通道报文/生产信息存储器接口信号，并输出至接口信号合成模块134，通过接口信号合成模块134读取FSK存储器04或生产存储器08中的全部内容，并将读取到的报文数据再次发送至接口信号合成模块134；

接口信号合成模块134的输出端分别与FSK存储器04/生产存储器08、FSK发送电路05连接，接口信号合成模块134用于将FSK通道报文发送模块131、FSK通道报文改写模块132和FSK通道报文/生产信息存储器读取模块133各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出到FSK存储器04/生产存储器08，将合成的报文信号输出到FSK发送电路05，同时控制FSK发送电路05的开关。

参见图5，本发明实施例公开的一种PSK通道模块的结构示意图，包括：PSK通道报文发送模块141、PSK通道报文改写模块142、PSK通道报文读取模块143和接口信号合成模块144；

其中，

PSK通道报文发送模块141与接口信号合成模块144的输入端连接，PSK通道报文发送模块141用于在正常工作模式下，生成PSK存储器接口信号，并输出至接口信号合成模块144，通过接口信号合成模块144读取PSK存储器06中的PSK通道报文(即1023位报文)，并将读取到的PSK通道报文再次发送至接口信号合成模块144；

PSK通道报文改写模块142与接口信号合成模块144的输入端连接，PSK通道报文改写模块142用于在编程模式下，在PSK通道报文改写命令有效时，生成PSK存储器接口信号，并输出至接口信号合成模块144，通过接口信号合成模块144将需要写入的PSK通道报文写入PSK存储器06；

PSK通道报文读取模块143与接口信号合成模块144的输入端连接，PSK通道报文读取模块143用于在编程模式下，在PSK通道报文读取命令有效时，生成PSK报文读取存储器接口信号，并输出至接口信号合成模块144，通过接口信号合成模块144读取PSK存储器06中的全部内容，并将并将读取到的报文数据再次发送至接口信号合成模块144；

输出端分别与PSK存储器06及PSK解码调制模块15连接的接口信号合成模块144，用于将PSK通道报文发送模块141、PSK通道报文改写模块142和PSK通道报文读取模块143各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出至PSK存储器06，将合成的报文信号输出至PSK解码调制模块15。

需要说明的是，PSK解码调制模块15用于将PSK通道发出的PSK差分报文数据进行解码，然后将解码后的PSK报文进行PSK调制。并能够在报文使能信号EN3或EN6有效时，输出调制后的PSK通道报文或反相的PSK通道报文。

需要说明的是，本发明提供的应答器逻辑控制装置可以采用0.18微米集成电路工艺实现，或是采用90纳米、45纳米集成电路工艺进行实现，以使装置面积更小、功耗更低。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种应答器逻辑控制装置，包括：频移键控FSK通道模块和相移键控PSK通道模块，其特征在于，还包括：

分频模块、功能选通模块和PSK解码调制模块，其中，

所述分频模块分别与所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；

所述功能选通模块分别与所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块连接；

所述PSK通道模块和所述PSK解码调制模块连接；

当所述分频模块检测到复位电路发送的复位信号处于低电平时，所述分频模块、所述功能选通模块、所述FSK通道模块、所述PSK通道模块和所述PSK解码调制模块均进行逻辑复位；

当所述复位信号由低电平变为高电平时，所述分频模块依据时钟配置电路的当前配置信息，从时钟电路输出的时钟信号中选择与所述当前配置信息适配的时钟源；

所述功能选通模块在所述分频模块的输入频率的驱动下，检测A5接口命令是否符合第一预设标准；

如果否，则所述FSK通道模块在所述分频模块的输入频率的驱动下，读取FSK存储器的报文数据，并将FSK通道报文输出至FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至PSK发送电路；

如果是，则在写FSK通道报文命令符合第二预设标准的情况下，所述FSK通道模块将A5信号中的FSK通道报文写入所述FSK存储器；在写PSK报文命令符合第三预设标准的情况下，所述PSK通道模块将所述A5信号中的PSK报文写入所述PSK存储器；在读FSK通道报文存储器命令符合第四预设标准、读PSK报文存储器命令符合所述第四预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取所述FSK存储器的报文数据，并将FSK通道报文输出至所述FSK发送电路；所述PSK通道模块在所述分频模块的输入频率的驱动下，读取所述PSK存储器的报文数据，并将PSK差分报文输出至所述PSK解码调制模块；所述PSK解码调制模块对所述PSK差分报文进行解码，并在报文使能信号的控制下，将解码后的PSK报文输出至所述PSK发送电路；在读生产存储器命令符合第五预设标准的情况下，所述FSK通道模块在所述分频模块的输入频率的驱动下，读取生产存储器的报文数据，并将生产报文输出至所述FSK发送电路。

2.根据权利要求1所述的应答器逻辑控制装置，其特征在于，所述分频模块包括：

三分频模块，用于对所述时钟电路输入的时钟信号进行三分频；

分别与所述三分频模块、所述PSK通道模块和所述PSK解码调制模块连接的多路选择器，用于依据所述时钟配置电路的当前配置信息，从所述时钟电路输入的时钟信号中选择与所述当前配置信息适配的时钟源，并将所述适配的时钟源作为基准时钟在分频时使用，同时将所述适配的时钟源输出至所述PSK通道模块和所述PSK解码调制模块；

分别与所述多路选择器、所述功能选通模块、所述FSK通道模块和所述PSK通道模块连接的八分频模块，用于对所述多路选择器的输出时钟进行四分频、八分频和十六分频，并将得到的分频信号作为所述功能选通模块、所述FSK通道模块和所述PSK通道模块的时钟；

分别与所述多路选择器、所述八分频模块、所述功能选通模块、所述FSK通道模块连接的同步释放电路，用于以所述多路选择器的输出时钟对所述复位电路输入的复位信号进行同步释放，并将生成的同步全局复位信号输出至所述八分频模块、所述功能选通模块、所述FSK通道模块。

3.根据权利要求1所述的应答器逻辑控制装置，其特征在于，所述功能选通模块包括：

A5信号解码模块，用于对所述A5信号进行脉宽解码；

与所述A5信号解码模块连接的A5命令识别模块，用于利用解码后的A5数据，检测当前是否有所述A5接口命令，并在确定有所述A5接口命令时，检测所述A5接口命令是否符合所述第一预设标准；

与所述A5命令识别模块连接的控制信号生成模块，用于根据所述A5命令识别模块的检测结果生成与所述检测结果对应的功能选通信号。

4.根据权利要求1所述的应答器逻辑控制装置，其特征在于，所述FSK通道模块包括：FSK通道报文发送模块、FSK通道报文改写模块、FSK通道报文/生产信息存储器读取模块以及接口信号合成模块；

所述FSK通道报文发送模块与所述接口信号合成模块的输入端连接，用于在正常工作模式下，生成FSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述FSK存储器中的FSK通道报文，并将读取到的FSK通道报文再次发送至所述接口信号合成模块；

所述FSK通道报文改写模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在FSK通道报文改写命令有效时，生成FSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块将需要写入的FSK通道报文写入所述FSK存储器；

所述FSK通道报文/生产信息存储器读取模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在FSK通道报文读取或生产报文读取命令有效时，生成FSK通道报文/生产信息存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述FSK存储器或所述生产存储器中的全部内容，并将读取到的报文数据再次发送至所述接口信号合成模块；

输出端分别与所述FSK存储器/所述生产存储器、所述FSK发送电路连接的所述接口信号合成模块，用于将所述FSK通道报文发送模块、所述FSK通道报文改写模块和所述FSK通道报文/生产信息存储器读取模块各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出到所述FSK存储器/所述生产存储器，将合成的报文信号输出到所述FSK发送电路，同时控制所述FSK发送电路的开关。

5.根据权利要求1所述的应答器逻辑控制装置，其特征在于，所述PSK通道模块包括：PSK通道报文发送模块、PSK通道报文改写模块、PSK通道报文读取模块和接口信号合成模块；

所述PSK通道报文发送模块与所述接口信号合成模块的输入端连接，用于在正常工作模式下，生成PSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述PSK存储器中的PSK通道报文，并将读取到的PSK通道报文再次发送至所述接口信号合成模块；

所述PSK通道报文改写模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在PSK通道报文改写命令有效时，生成PSK存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块将需要写入的PSK通道报文写入所述PSK存储器；

所述PSK通道报文读取模块与所述接口信号合成模块的输入端连接，用于在编程模式下，在PSK通道报文读取命令有效时，生成PSK报文读取存储器接口信号，并输出至所述接口信号合成模块，通过所述接口信号合成模块读取所述PSK存储器中的全部内容，并将读取到的报文数据再次发送至所述接口信号合成模块；

输出端分别与所述PSK存储器及所述PSK解码调制模块连接的所述接口信号合成模块，用于将所述PSK通道报文发送模块、所述PSK通道报文改写模块和所述PSK通道报文读取模块各自生成的存储器接口信号以及各自发送的报文信号合成一路信号，并将合成的存储器接口信号输出至所述PSK存储器，将合成的报文信号输出至所述PSK解码调制模块。