CN105284053B - 用于对低密度奇偶校验码进行编码和解码的方法和设备 - Google Patents

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Abstract

提供了一种编码设备。编码包括低密度奇偶校验(LDPC)编码器，基于奇偶校验矩阵对输入比特执行LDPC编码以产生由64,800个比特形成的LDPC码字，其中，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵，信息字子矩阵由每个包括360个列的多个列块形成，奇偶校验矩阵和信息字子矩阵由表示在每一个第360列中存在的值一(1)的位置的各种表所定义。

Description

用于对低密度奇偶校验码进行编码和解码的方法和设备
技术领域
与本发明构思的示例性实施例一致的设备和方法涉及对低密度奇偶校验(LDPC)码进行编码和解码，更具体地，涉及基于奇偶校验矩阵来对执行LDPC编码和解码的LDPC码进行编码和解码。
背景技术
在通信/广播系统中，链路性能可能由于各种类型的噪声、衰落现象以及信道的码间干扰(ISI)而相当大地降低。因此，为了实现要求高数据吞吐量和可靠性的高速数字通信/广播系统(比如，下一代移动通信、数字广播和便携互联网)，已经要求开发克服噪声、衰落和码间干扰的技术。作为克服噪声等的研究的一部分，对于作为通过高效地恢复失真信息来提高通信的可靠性的方法的纠错码的研究最近已经被积极地进行。
首次由Gallager于20世纪60年代引入的LDPC码由于在当时的技术水平上可能难以实现的复杂度而在非常长的时间依然被遗忘。然而，因为由Berrou、Glavieux和Thitimajshima于1993年提出的涡轮码的性能接近Shannon的信道容量，所以已经通过对涡轮码的性能和特性执行许多不同的解释，对基于迭代解码的信道编码及其图表进行了许多研究。结果，当LDPC码在20世纪90年代后期被重新研究时，当通过对与LDPC码对应的tanner图上的LDPC码应用基于迭代解码的和积算法来对LDPC码进行解码时，发现LDPC码的性能接近Shannon的信道容量。
LDPC码一般可由奇偶校验矩阵定义并且使用常被称为tanner图的偶图来表示。
在下文中，将参照图1来描述系统化LDPC码字。通过接收由Kldpc个比特或码元形成 的信息字102以产生由Nldpc个比特或码字形成的码字100来对LDPC码进行LDPC编码。在下文 中，为方便解释，假定由Nldpc个比特形成的码字100通过接收包括Kldpc个比特的信息字102而 产生。也就是说，当对由Kldpc个输入比特形成的信息字102进行LDPC 编码时，产生码字100。也就是说，码字是由多个比特形成的比特 串，码字的比特表示形成码字的每个比特。此外，信息字是由多个比特形成的比特串，信息 字的比特表示形成信息字的每个比特。在这种情况下，就系统码来说，码字由
Figure BDA0000877128010000022
形成。这里，是奇偶校验104，奇偶校验比特的数量Nparity如下。Nparity＝Nldpc- Kldpc。
LDPC码是一种线性块码，并且包括确定满足以下数学表达式1的条件的码字的处理。
Figure BDA0000877128010000024
其中，
Figure BDA0000877128010000025
在以上数学表达式1中，H表示奇偶校验矩阵，C表示码字，ci表示码字的第i比特，Nldpc表示码字长度。这里，hi表示奇偶校验矩阵H的第i列。
奇偶校验矩阵H由与LDPC码字的比特数量相同的Nidpc个列形成。数学表达式1表示，因为奇偶校验矩阵的第i列hi和码字的第i比特ci的乘积的和变为“0”，所以第i列hi与码字的第i比特ci具有关系。
同时，可根据奇偶校验矩阵来确定LDPC码的性能。因此，需要设计用于具有改进的性能的LDPC码的奇偶校验矩阵。
发明内容
技术问题
一个或多个示例性实施例可克服以上缺点和以上未描述的其他缺点。然而，这些实施例不要求克服上述缺点，并且可能不克服上述问题中的任何一个。
一个或多个示例性实施例提供一种用于对能够改进LDPC编码和解码性能的LDPC码进行编码和解码的方法和设备。
技术方案
根据示例性实施例的一方面，提供一种编码设备，其可包括：LDPC编码器，被配置为基于第一奇偶校验矩阵或第二奇偶校验矩阵对输入比特执行LDPC编码以产生由64,800个比特形成的LDPC码字，其中，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵，并且信息字子矩阵由多个列块(每个列块包括360个列)形成，并且由表示在每一个第360列中存在的值一(1)的位置的表所定义。
当码率为6/15时，LDPC编码器可使用由比如表17的表定义的奇偶校验矩阵来执行LDPC编码。
当码率为8/15时，LDPC编码器可使用由比如表14的表定义的奇偶校验矩阵来执行LDPC编码。
当码率为10/15时，LDPC编码器可使用由比如表18的表定义的奇偶校验矩阵来执行LDPC编码。
当码率为12/15时，LDPC编码器可使用由比如表16的表定义的奇偶校验矩阵来执行LDPC编码。
根据另一示例性实施例的一方面，提供了一种编码方法，其可包括：通过基于奇偶校验矩阵对输入比特执行LDPC编码来产生由64,800个比特形成的LDPC码字，其中，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵，并且信息字子矩阵由多个列块(每个列块包括360个列)形成，并且由表示在每一个第360列中存在的值一(1)的位置的表所定义。
在产生LDPC码字时，当码率为6/15时，使用由比如表17的表定义的奇偶校验矩阵来执行LDPC编码。
在产生LDPC码字时，当码率为8/15时，使用由比如表14的表定义的奇偶校验矩阵来执行LDPC编码。
在产生LDPC码字时，当码率为10/15时，使用由比如表18的表定义的奇偶校验矩阵来执行LDPC编码。
在产生LDPC码字时，当码率为12/15时，使用由比如表16的表定义的奇偶校验矩阵来执行LDPC编码。
根据还有的另一示例性实施例的一方面，提供了一种解码设备，其可包括：LDPC解码器，其被配置为基于奇偶校验矩阵来对由64,800个比特形成的LDPC码字执行LDPC解码，其中，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵，并且信息字子矩阵由多个列块(每个列块包括360个列)形成，并且由表示在每一个第360列中存在的值一(1)的位置的表所定义。
当码率为6/15时，LDPC解码器可使用由比如表17的表定义的奇偶校验矩阵来执行LDPC解码。
当码率为8/15时，LDPC解码器可使用由比如表14的表定义的奇偶校验矩阵来执行LDPC解码。
当码率为10/15时，LDPC解码器可使用由比如表18的表定义的奇偶校验矩阵来执行LDPC解码。
当码率为12/15时，LDPC解码器可使用由比如表16的表定义的奇偶校验矩阵来执行LDPC解码。
根据还有的另一示例性实施例的一方面，提供了一种解码方法，其可包括：基于奇偶校验矩阵来对由64,800个比特形成的LDPC码字执行LDPC解码，其中，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵，并且信息字子矩阵由多个列块(每个列块包括360个列)形成，并且由表示在每一个第360列中存在的值一(1)的位置的表所定义。
在执行LDPC解码时，当码率为6/15时，可使用由比如表17的表定义的奇偶校验矩阵来执行LDPC解码。
在执行LDPC解码时，当码率为8/15时，可使用由比如表14的表定义的奇偶校验矩阵来执行LDPC解码。
在执行LDPC解码时，当码率为10/15时，可使用由比如表18的表定义的奇偶校验矩阵来执行LDPC解码。
在执行LDPC解码时，当码率为12/15时，可使用由比如表16的表定义的奇偶校验矩阵来执行LDPC解码。
有益效果
根据上述各种示例性实施例，可改进LDPC加密和解密性能。
示例性实施例的附加的和/或其他的方面和优点将部分地在以下描述中进行阐述，并且部分地，从该描述将是显而易见的，或者可通过实施这些实施例来获悉。
附图说明
通过参照附图描述某些示例性实施例，以上和/或其他方面将更清楚，其中：
图1是示出系统化LDPC码的码字的示图；
图2是示出奇偶校验矩阵和一般的(8，2，4)LDPC码的因子图的示图；
图3是示出根据示例性实施例的奇偶校验矩阵的示图；
图4是示出根据示例性实施例的通过置换图3的奇偶校验矩阵的行和列而产生的奇偶校验矩阵的示图；
图5A和图5B是示出根据示例性实施例的用于LDPC解码的校验节点和变量节点的示图；
图6是用于描述根据示例性实施例的编码设备的配置的框图；
图7是用于描述根据示例性实施例的发送设备的配置的框图；
图8是用于描述根据示例性实施例的解码设备的配置的框图；
图9是用于描述根据示例性实施例的解码设备的框图；
图10是用于描述根据示例性实施例的接收设备的配置的框图；
图11和图12是用于描述根据示例性实施例的在执行LDPC编码时产生的效果的示图；
图13是用于描述根据示例性实施例的编码方法的流程图；
图14是用于描述根据示例性实施例的解码方法的流程图。
具体实施方式
在下文中，将参照附图来详细描述示例性实施例。此外，在描述示例性实施例时，将省略公知的功能或构造的详细描述以便不会以不必要的细节使描述模糊不清。
在下文中，示例性实施例将描述通信/广播系统中的LDPC编码和LDPC解码的技术。
在下文中，示例性实施例使用在数字视频广播-第二代地面(DVB-T2)系统(其是欧洲数字广播标准和北美数字广播标准系统)、高级电视系统委员会(ATSC)3.0(其正被建立为标准)中定义的术语和名称。然而，本发明构思不限于这些术语和名称，而是可类似地应用于其他系统。
将参照图2来描述LDPC码的图表示方法。
图2是示出由四(4)个行和八(8)个列形成的LDPC码的奇偶校验矩阵H1的示例。奇偶校验矩阵H1用tanner图表示。参照图2，奇偶校验矩阵H1具有八(8)个列，因此，产生长度为八(8)的码字。通过H1产生的码字表示LDPC码，H1的每列对应于编码的八(8)个比特。
参照图2，基于奇偶校验矩阵H1被编码和解码的LDPC码的tanner图由八(8)个变量节点(即，x1202、x2204、x3206、x4208、x5210、x6212、x7214和x8216)以及四个校验节点218、220、222和224形成。这里，LDPC码的奇偶校验矩阵H1的第i行和第j列均分别对应于变量节点xi和第j校验节点。此外，LDPC码的奇偶校验矩阵H1的第i行和第j列的交叉点处的值一(1)(即，非零值)表示连接在如图2中所示的tanner图上的变量节点xi和第j校验节点之间的边缘存在。
LDPC码的tanner图上的变量节点和校验节点的度数表示连接到每个节点的边缘的数量，该数量与LDPC码的奇偶校验矩阵中的与对应节点对应的行或列中的非零条目的数量相同。例如，在图2中，变量节点x1202、x2204、x3206、x4208、x5210、x6212、x7214和x8216均按次序变为4、3、3、3、2、2、2和2，校验节点218、220、222和224的度数均按次序变为6、5、5和5。此外，图2的奇偶校验矩阵H1的与图2的变量节点对应的每个列中的非零条目的数量按次序与度数4、3、3、3、2、2、2和2一致，并且在图2的奇偶校验矩阵H1的与图2的校验节点对应的每个行中，非零条目的数量按次序与度数6、5、5和5一致。
可通过使用基于图2中所示的偶图上的和-积算法的迭代解码算法来对LDPC码进行解码。在本文中，和-积算法是一种消息传递算法，该消息传递算法表示通过偶图上的边缘来交换消息的算法，并且使用输入到变量节点或校验节点的消息来计算输出消息以更新消息。
在本文中，可基于第i变量节点的消息来确定第i编码比特的值。可对第i编码比特的值执行软决策和硬决策。因此，LDPC码字的第i比特ci的性能对应于第i变量节点的性能，第i变量节点的性能可根据奇偶校验矩阵的第i列中的一(1)的位置和数量而被确定。也就是说，码字的Nldpc个比特的性能依赖于奇偶校验矩阵中的一(1)的位置和数量。
在下文中，将参照图3来描述具有特定结构的LDPC码的奇偶校验矩阵的特性。
图3示出具有根据示例性实施例的结构的奇偶校验矩阵。图3中所示的奇偶校验矩阵具有可对系统码进行编码和解码的结构，在系统码中，码字包括原始信息字。在下文中，将基于图3的奇偶校验矩阵来描述示例性实施例，但是本发明构思的应用范围不限于如图3中所示的奇偶校验矩阵。
在图3中，Nldpc表示LDPC码字长度，Kldpc表示信息字长度。同时，码字长度或信息字长度分别表示码字或信息字中所包括的比特的数量。M表示列的模式在与信息字对应的子矩阵310(在下文中，被称为信息字子矩阵)中重复的间隔，Qldpc是信息字子矩阵310中的每列的循环移位的大小，在信息字子矩阵310中，整数M和Qldpc的值被确定为Qldpc＝(Nldpc-Kldpc)/M。这里，Kldpc/M也是整数。M和Qldpc的值可根据码字长度和码率(或编码率)而改变。
参照图3，奇偶校验矩阵300被划分为与信息字对应的信息字子矩阵310(或信息字矩阵)以及与奇偶性对应的奇偶子矩阵320(或奇偶矩阵)。信息字子矩阵310包括Kldpc个列，奇偶子矩阵320包括Nparity＝Nldpc-Kldpc个列。奇偶校验矩阵300的行数和奇偶子矩阵320的列数等于Nldpc-Kldpc。
包括奇偶校验矩阵300的第Kldpc列至第(Nldpc-1)列的奇偶子矩阵320中所存在的具有权重-1(即，值一(1))的条目的位置具有双对角结构。因此，在奇偶子矩阵320中所包括的列之中，除了第(Nldpc-1)列之外的其余的列的全部度数(在本文中，度数是每列中所包括的一(1)的数量)为二(2)，第(Nldpc-1)列的度数为一(1)。
同时，信息字子矩阵310(即，包括第零(0)列至第(Kldpc-1)列的子矩阵)的结构取决于以下规则。
首先，与奇偶校验矩阵300中的信息字对应的Kldpc个列属于多个列组，每个列组具有M个列，信息字子矩阵310被划分为总共Kldpc/M个列组。在属于同一列组的列中，一(1)所存在的行的位置具有如下的关系，在该关系中，具有值一(1)的行从具有相同的值一(1)的紧邻的前一行移位Qldpc。这里，Qldpc可以是大于或等于一(1)的整数。
第二，如果假定第i(i＝0,1,…,Kldpc/M-1)列组的第零(0)列的度数为Di，并且一(1)所在的每行的位置为
Figure BDA0000877128010000071
则如以下数学表达式2所表示的那样确定第i列组的第j列中第k权重-1(即，第k一(1))所在的行的索引
Figure BDA0000877128010000072
Figure BDA0000877128010000073
在以上数学表达式2中，k＝0,1,2,…,Di-1，i＝0,1,…,Kldpc/M-1，j＝1,2,…,M-1。可像以下数学表达式3那样表示以上数学表达式2。
Figure BDA0000877128010000081
在以上数学表达式3中，k＝0,1,2,…,Di-1，i＝0,1,…,Kldpc/M-1，j＝1,2,…,M-1。
在以上数学表达式中，
Figure BDA0000877128010000082
表示第i列组的第j列中第k权重-1所在的行的索引，Nldpc表示LDPC码字长度，Kldpc表示信息字长度，Di表示属于第i列组的第零(0)列的度数，M表示属于一个列组的列的数量。
根据以上数学表达式，当只有
Figure BDA0000877128010000083
的值已知时，第i列组中第k权重-1所在的行的索引可能是已知的。因此，当每个列组的第零(0)列中第k权重-1所在的行的索引值被存储时，权重-1所在的列和行的位置在具有图3中所示的结构的奇偶校验矩阵300(即，奇偶校验矩阵300的信息字子矩阵310)中可被理解。
根据以上提及的规则，属于第i列组的列的度数全都为Di。根据以上提及的规则，可如下简单地表示存储关于奇偶校验矩阵300的信息的LDPC码。
作为特定示例，当Nldpc为30，Kldpc为15，并且Qldpc为三(3)时，三个列组的第零(0)列中权重-1所在的行的位置信息可用如以下数学表达式4所表示的序列表示。数学表达式4所表示的序列可被称为权重-1位置序列。
Figure BDA0000877128010000089
Figure BDA00008771280100000810
Figure BDA0000877128010000086
在以上数学表达式4中，
Figure BDA0000877128010000087
表示第i列组的第j列中第k权重-1所在的行的索引。
可像以下表1那样更简单地表示如以上数学表达式4(其表示每个列组的第零(0)列中一(1)所在的行的索引)所表示的权重-1位置序列。
【表1】
Figure BDA0000877128010000088
以上表1示出了奇偶校验矩阵中的具有权重-1(即，值一(1))的条目的位置，在奇偶校验矩阵中，第i权重-1位置序列用属于第i列组的第零(0)列中权重-1所在的行的索引来表示。
当用以下数学表达式5(行置换)和数学表达式6(列置换)来置换图3中所示的奇偶校验矩阵300的列和行时，图3中所示的奇偶校验矩阵300可被示为图4中所示的奇偶校验矩阵400的形式。
Figure BDA0000877128010000091
Figure BDA0000877128010000092
Figure BDA0000877128010000093
在上面，行置换表示使用以上数学表达式5来改变奇偶校验矩阵300的行的次序。此外，列置换表示使用以上数学表达式6来改变奇偶校验矩阵300的列的次序。
基于以上数学表达式5和6执行置换的方法如下。在这种情况下，列置换被应用与行置换相同的原理，除了列置换仅通过
Figure BDA0000877128010000094
而被应用于奇偶校验子矩阵320的事实之外。在下文中，行置换将被作为示例进行描述。
就行置换来说，计算对于第X行满足X＝Qldpc×i+j的i和j，并在M×j+i中代入计算的i和j以计算在其中置换第X行的行。例如，就第七行来说，满足7＝2×i+j的i和j分别为3和1，因此，第七行被置换到第十三(10×1+3＝13)行。
当图3的奇偶校验矩阵的行和列均根据数学表达式5和6进行置换时，奇偶校验矩阵可被示为图4中所示的奇偶校验矩阵的形式。
参照图4，LDPC码的奇偶校验矩阵400具有如下的形式，在该形式中，整个奇偶校验矩阵400被划分为多个部分块，每个部分块对应于M×M准周期矩阵。
图4中所示的奇偶校验矩阵400以M×M准周期矩阵为单元形成，因此，M个列可被称为列块(或列组)，M个行可被称为行块(或行组)。也就是说，在本示例性实施例中使用的具有图4的形式的奇偶校验矩阵400由Nqc_column＝Nidpc/M个列块和Nqc_row＝Nparity/M个行块形成。
在下文中，将详细地描述形成具有图4的形式的奇偶校验矩阵400的M×M矩阵。
首先，第零(0)行块之中的第(Nqc_column-1)列块的M×M矩阵440具有如以下数学表达式7所表示的形式。
Figure BDA0000877128010000101
在如以上数学表达式7所表示的M×M矩阵中，第零(0)行和第M-1列的值全都为“0”。对于0≤i≤(M-2)，第i列的第(i+1)行为“1”，其他值全都为“0”。
第二，在图4的奇偶校验矩阵400的奇偶子矩阵420中，对于0≤i≤(Nidpc-Kidpc)/M-1，第(Kidpc/M+i)列块的第i行块由单位矩阵IM×M 460形成。此外，对于0≤i≤(Nidpc-Kidpc)/M-2，第Kidpc/M+i列块的第(i+1)行块由单位矩阵IM×M 460形成。
第三，可形成信息字子矩阵410，在信息字子矩阵410中，组合通过循环移位准周期矩阵P而获得的矩阵
Figure BDA0000877128010000102
或者通过循环移位准周期矩阵P而获得的矩阵
Figure BDA0000877128010000103
准周期矩阵P用以下数学表达式8表示。
Figure BDA0000877128010000104
以上数学表达式8的准周期矩阵P是具有M×M大小的方阵，并且是其形成准周期矩阵P的M个行和列的各自的度数为一(1)的矩阵。
如果准周期矩阵P的下标aij为0，则准周期矩阵P0表示单位矩阵IM×M，并且如果准周期矩阵P的下标aij为∞，则准周期矩阵P∞表示零矩阵。如图4中所示，在LDPC码的整个奇偶校验矩阵中，总列数为Nidpc＝M×Nqc_column，总行数为Nparity＝M×Nqc_row。也就是说，如图4中所示的奇偶校验矩阵400由Nqc_column个列块和Nqc_row个行块形成。
如图4中所示的奇偶校验矩阵400用非零准周期矩阵的位置以及对应位置处的索引值来表示。
就LDPC码而言，根据奇偶校验矩阵来确定码字性能。具体地说，可根据列和行的权重分布和周期分布来确定码字性能。
列的权重分布表示有多少个列具有一(1)以及有多少个一(1)位于Nldpc个列中的列中。此外，行的权重分布表示有多少个行具有一(1)以及有多少个一(1)位于Nldpc-Kldpc个行中的行中。此外，度数一(1)的权重表示每列和每行的一(1)的数量。
在本文中，可基于被称为密度演进的方法(参考：Richardson,T.和URBANKE,R：Thecapacity of low-density parity-check codes under message-passing decoding,IEEE Trans.Inf.Theory,2001,47,(2),第599-618页)来确定列和行的权重分布。
详细地说，就使用密度演进方法而言，当基于具有给定的度数分布的奇偶校验矩阵来执行LDPC编码/解码时，可估计在任何信噪比(SNR)下编码错误概率变为0需要多少次迭代。就密度演进而言，因为在码字长度是无限的假定下估计编码错误概率是否为“0”，所以如果设计用于具有有限长度的代码的奇偶校验矩阵，则可能不能仅用密度演进来确定奇偶校验矩阵的度数分布。
此外，取决于奇偶校验矩阵的度数分布的一(1)的数量影响编码/解码复杂度，因此，需要基于代码性能来设计奇偶校验矩阵，代码性能不仅基于被称为密度演进的理论方法进行验证，而且还基于实际的编码/解码复杂度和设计的奇偶校验矩阵进行验证。
在下文中，将详细地描述用于设计奇偶校验矩阵的方法。
奇偶校验矩阵的形式可以非常不同地存在，但是本发明构思意图设计具有图3中所示的特定形式的奇偶校验矩阵。此外，奇偶校验矩阵基于密度演进来确定在其中编码增益可以为最大的度数分布，并且通过循环移除方法，错误平层出现在BER/FER低的区域中。如上所述，具有图3的形式的奇偶校验矩阵300通过置换列和行而变为具有图4的形式的奇偶校验矩阵400。就图4的形式而言，奇偶校验矩阵是基于M×M矩阵设计的，因此，可以被容易地设计。因此，根据示例性实施例，以具有图4的形式的奇偶校验矩阵400的形式设计奇偶校验矩阵，然后，通过置换行和列来设计具有图3的形式的奇偶校验矩阵300。
在下文中，将详细地描述根据示例性实施例的用于设计奇偶校验矩阵的方法。
步骤1)确定将设计的奇偶校验矩阵的大小Nldpc和Kldpc以及M和Qldpc的值。
根据示例性实施例，可如以下表2那样确定奇偶校验矩阵的前述参数。
【表2】
码率 N<sub>ldpc</sub> K<sub>ldpc</sub> N<sub>parity</sub> M Q<sub>ldpc</sub> N<sub>qc_column</sub> N<sub>qc_row</sub>
6/15 64800 25920 38880 360 108 180 108
8/15 64800 34560 30240 360 84 180 84
10/15 64800 43200 21600 360 60 180 60
12/15 64800 51840 12960 360 36 180 36
就具有图4的形式的奇偶校验矩阵400而言，奇偶子矩阵420是固定的，因此，只需要确定信息字子矩阵410中的一(1)的位置和分布。此外，信息字子矩阵410中的一(1)的位置和分布是以M×M准周期矩阵为单位形成的，因此，准周期矩阵(不是零矩阵)的数量和位置以及循环移位值(其是准周期矩阵的索引值)被确定。
在下文中，在步骤2中，确定不是零矩阵的准周期矩阵的数量。
步骤2)通过密度演进方法来确定奇偶校验矩阵的度数分布。
如上所述，奇偶校验矩阵中的一(1)的分布支配LDPC码的性能。因此，根据示例性实施例，通过密度演进方法来确定奇偶校验矩阵中的一(1)的分布。也就是说，通过执行多达预定次数的迭代解码使错误概率收敛到预定值的概率最高的度数分布(即，SNR最低的度数分布)选自所有的可能的度数分布。
在这种情况下，限制如下。
1)LDPC码中的一(1)的数量影响编码和解码复杂度，因此，需要限制一(1)的数量。
2)如果存在于列中的一(1)的数量各种各样，则可能提高解码复杂度，因此，需要限制一(1)的数量的种类。
首先，考虑到前述限制，基于具有以上表2的参数的奇偶校验矩阵来确定所有的可能的度数分布(列表)。接着，在确定每个码率的目标SNR之后，当对基于通过密度演进而在目标SNR下具有存在于列表中的度数分布的奇偶校验矩阵被编码/解码的LDPC码进行解码时，确定错误概率收敛到预定值所需的迭代次数。
在这种情况下，对于存在于列表中的所有的度数分布，当错误概率在小于指定值的迭代次数内收敛到预定值或更小值时，将目标SNR值调整到很小，并再次对度数分布执行密度演进。
然而，当对所有度数分布的密度演进的结果值即使在多于指定值的迭代内也不收敛时，将SNR值调整到很大，并再次对度数分布执行密度演进。
在存在于列表中的所有度数分布之中，在其中错误概率在低SNR和少量迭代解码(即，迭代次数)内收敛到预定值或更小值的度数分布作为步骤1的结果被确定。
步骤3)基于在步骤2中确定的度数分布来确定非零准周期矩阵的位置。
在该步骤中，基于公知的PEG算法(X.-Y.Hu、E.Eleftheriou和D.-M.Arnold，“Regular and irregular progressive edge-growth tanner graphs”，IEEETrans.Inf.Theory,第51卷，第1期，第386-398页，2005年1月)来确定非零准周期矩阵的位置。在这种情况下，本发明建议的附加限制是使每行中的1的数量最大程度地均匀。
步骤4)需要调整准周期矩阵的索引以便防止错误平层发生。
在该步骤中，奇偶子矩阵是固定的，因此，不被考虑。在信息字子矩阵中，只需要从具有最低列度数的列改变位于预定行中的非零准周期矩阵的索引值。
在该步骤中，位于同一行中的非零准周期矩阵(除了奇偶子矩阵420之外)的所有索引值需要具有不同的值。
改变索引值的行的次序可以是各种各样的。重复索引值的改变，直到最小周期的周期值不再增大或者具有最小周期的变量节点的数量不再提高为止。这里，步骤4被称为提升。
步骤5)需要通过行置换和列置换来将基于图4设计的奇偶校验矩阵修改为图3的形式。
在这种情况下，可基于以下数学表达式9来执行行置换，并且基于以下数学表达式10来执行列置换。
Figure BDA0000877128010000134
Figure BDA0000877128010000135
Figure BDA0000877128010000133
在下文中，将参照作为示例的码率10/15(＝2/3)的情况来更详细地描述设计奇偶校验矩阵的处理。
步骤1)如以下表3那样确定与将被设计的奇偶校验矩阵的大小以及M和Qldpc的值相关的参数Nldpc和Kldpc。
【表3】
码率 N<sub>ldpc</sub> K<sub>ldpc</sub> N<sub>parity</sub> M Q<sub>ldpc</sub> N<sub>qc_column</sub> N<sub>qc_row</sub>
10/15 64800 43200 21600 360 60 180 60
步骤2)基于密度演进方法来确定奇偶校验矩阵的度数分布。
如下的分布选自所有的可能的度数分布，在这些分布中，作为密度演进的结果，在最低SNR下，错误概率非常有可能成为预定值。例如，对于选择的分布，当SNR＝2.6dB时，通过密度演进方法获得使BER＝10-5的迭代次数。选择的分布以及基于对选择的分布的密度演进而获得的迭代次数如以下表4中所示。在以下表4中，N(xi)表示具有度数xi的列组或列块的数量。
【表4】
Figure BDA0000877128010000141
步骤3)基于在步骤2中确定的度数分布来确定非零准周期矩阵的位置。
根据示例性实施例，选择以上表4的情况6的度数分布。此外，为了满足选择的度数分布，确定非零准周期矩阵的位置。
确定情况6的原因是，如上所述，取决于奇偶校验矩阵的度数分布的一(1)的数量影响编码/解码复杂度，因此，需要基于代码性能来设计奇偶校验矩阵，代码性能不仅基于被称为密度演进的理论方法，而且还基于实际的编码/解码复杂度以及设计的奇偶校验矩阵。
步骤4)需要调整准周期矩阵的索引以便防止错误平层出现。
以下表5示出通过前述方法确定的具有图4的形式的奇偶校验矩阵400的准周期矩阵的位置和索引值。在该处理中，使用被称为提升(参见前述步骤4)的、考虑周期特性的方法。
【表5】
Figure BDA0000877128010000151
Figure BDA0000877128010000161
步骤5)需要通过行置换和列置换来将在步骤4中基于图4设计的奇偶校验矩阵修改为图3的形式。
在下文中，将描述通过前述用于设计奇偶校验矩阵的方法设计的奇偶校验矩阵的示例。
众所周知的是，任何奇偶校验矩阵H1等同于通过对奇偶校验矩阵H1执行行置换和列置换而获得的奇偶校验矩阵H2。也就是说，任何具有图3的形式的奇偶校验矩阵等同于通过对图3的奇偶校验矩阵执行行置换和列置换而获得的具有图4的形式的奇偶校验矩阵。
此外，具有图3的形式的奇偶校验矩阵和根据示例性实施例的在其中图3的奇偶校验矩阵的列组的次序的奇偶校验矩阵也是相互等同的。此外，当第i列组的第零(0)列中一(1)所在的行的索引值为k1,k2,…,Km(在本文中，m是第i列组的列度数)，则即使当第i列组的第零(0)列中一(1)所在的行的索引值变为(Kx+Qldpc×y)mod(Nldpc-Kldpc)(1≤k≤m)时，奇偶校验矩阵也是相互等同的。如上所述，Qldpc为(Nldpc-Kldpc)/M，其中，M表示属于列组的列的数量。此外，y是任何常数。
作为特定示例，在Nldpc为30、Kldpc为15并且Qldpc为3的情况下，如果关于三个列组的第零(0)列中权重-1所在的行的位置信息如以下表6那样表示的情况，
【表6】
Figure BDA0000877128010000171
当y是2时，
由于1→(1+3×2)mod 15＝7
2→(2+3×2)mod 15＝8
8→(8+3×2)mod 15＝14
10→(10+3×2)mod 15＝1
0→(0+3×2)mod 15＝6
9→(9+3×2)mod 15＝0
13→(13+3×2)mod 15＝4
0→(0+3×2)mod 15＝6
14→(14+3×2)mod 15＝5
则即使当关于这三个列组的第零(0)列中权重-1所在的行的位置信息如以下表7所示那样表示时，奇偶校验矩阵也是相互等同的。
【表7】
Figure BDA0000877128010000172
此外，即使当列组的次序改变时，奇偶校验矩阵也是相互等同的，因此，如以下表8所示那样表示的奇偶校验矩阵也是相互等同的。
【表8】
Figure BDA0000877128010000181
此外，就根据示例性实施例的具有图4的形式的奇偶校验矩阵来说，当存在于同一列组或列块中的准周期矩阵的索引值与同一值相加或者被从同一值减去时，奇偶校验矩阵可以等于前一个奇偶校验矩阵。此外，在其中列块的次序改变的奇偶校验矩阵是相互等同的。
在下文中，将描述通过示例性实施例中所描述的用于设计奇偶校验矩阵的方法设计的具有图3的形式的奇偶校验矩阵的示例。
作为示例，如果码字长度Nldpc为64800、码率R为6/15、M为360并且Qldpc为108，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表9中所示。
【表9】
Figure BDA0000877128010000191
Figure BDA0000877128010000201
也就是说，每个列组的第零(0)列中一(1)所在的行的位置可由以上表9中所示的第i列组的第零(0)列中一(1)所在的行的索引定义，并且，通过将每个列组的第零(0)列中一(1)所在的行移位Qldpc，可定义该列组的其他列中一(1)所在的行。
在前述示例中，因为Qldpc＝(64800-25920)/360＝108并且第零(0)列组的第零(0)列中一(1)所在的行的索引为891,2309,3615,…，所以第零(0)列组的第1列中一(1)所在的行的索引可以为999(＝891+108),2417(＝2309+108),3723(＝3615+108),…，并且第零(0)列组的第2列中一(1)所在的行的索引可以为1107(＝999+108),2525(＝2417+108),3831(＝3723+108),…。
根据示例性实施例，还可用以上表9中所描述的方法来定义奇偶校验矩阵。
作为另一个示例，如果码字长度Nldpc为64800、码率R为8/15、M为360并且Qldpc为84，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表10中所示。
【表10】
Figure BDA0000877128010000211
Figure BDA0000877128010000221
作为另一个示例，如果码字长度Nldpc为64800、码率R为10/15、M为360并且Qldpc为60，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表11中所示。
【表11】
Figure BDA0000877128010000222
Figure BDA0000877128010000231
Figure BDA0000877128010000241
作为另一个示例，如果码字长度Nldpc为64800、码率R为12/15、M为360并且Qldpc为36，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表12中所示。
【表12】
Figure BDA0000877128010000242
Figure BDA0000877128010000251
Figure BDA0000877128010000261
同时，在代码的设计处理中，步骤4的处理使用考虑周期特性的提升方法。当追加考虑各种代数特性以及周期特性时，也可设计具有更好性能的代码。
一般地，因为LDPC码的性能影响度数分布以及周期特性，所以可考虑这两个特性来设计具有更好性能的代码。
根据示例性实施例，可根据具有最短长度的周期以及这些周期中所包括的具有特定度数的变量节点的数量来确定参数，并且可根据基于提升步骤中的参数而确定的规则来确定序列。
例如，当提升处理被应用于其度数为A和B的列组时，可只考虑如下的周期，在该周期中，在执行其度数为A的列组的提升时该周期中所包括的变量节点之中的其度数为A的变量节点的数量为x1或更少，并且在执行其度数为B的列组的提升时该周期中所包括的变量节点的值(其度数为A的变量节点的数量+其度数为B×C的变量节点的数量)为x2或更小。
然而，当提升处理被应用于其度数不为A和B的列组时，考虑所有的周期。
这里，A是正整数二(2)或更大，B是大于A且小于奇偶校验矩阵的最大度数的正整数，C是加权因子，并且具有正整数值。
另外，在不区别当提升处理被应用于其度数不为A和B的列组时的特定周期的情况下，考虑所有的周期。
作为特定示例，将描述A＝3、B＝4并且C＝2的情况。
例如，在提升处理中，仅考虑如下周期来执行提升，在这些周期中，在执行其度数为三(3)的列组的提升的处理中的周期中所包括的变量节点之中的其度数为三(3)的变量节点(其等同于列)的数量为x1或更小，并且在执行其度数为四(4)的列组的提升的处理中的周期中所包括的变量节点之中的(其度数为4×2的变量节点的数量+其度数为三(3)的变量节点的数量)为x2或更小。
也就是说，当索引值在提升处理中改变时，重复提升处理，直到具有所述周期的变量节点的数量不再仅考虑与条件对应的周期就被改进为根据每个变量节点的度数来改变索引值。
通常，在简单的提升中，奇偶校验矩阵被设计为使得周期的数量减小。在该处理中，奇偶校验矩阵被设计为使得满足以上提及的条件的周期的数量减小。
以上提及的条件为何影响具有更好性能的LDPC码的设计的原因是，在以上提及的条件下考虑了影响LDPC码的周期和度数分布。
以下表13至表18中示出了考虑这些附加条件设计的LDPC码的示例。作为参考，设计与如以上表9至表12中所示的LDPC码的长度和码率相同的长度和码率，以下表13中所考虑的值(x1,x2)等于(4,5)，以下表14中所考虑的值(x1,x2)等于(4,5)，以下表15中所考虑的值(x1,x2)等于(3,4)，以下表16中所考虑的值(x1,x2)等于(3,4)。此外，以下表17中所考虑的值(x1,x2)等于(8,8)，以下表18中所考虑的值(x1,x2)等于(3,4)。
作为考虑这些附加条件设计的结果的示例，如果码字长度Nldpc为64800、码率R为6/15、M为360并且Qldpc为108，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表13中所示。
【表13】
Figure BDA0000877128010000281
Figure BDA0000877128010000291
作为考虑这些附加条件设计的结果的另一示例，如果码字长度Nldpc为64800、码率R为8/15、M为360并且Qldpc为84，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表14中所示。
【表14】
Figure BDA0000877128010000301
Figure BDA0000877128010000311
作为考虑这些附加条件设计的结果的另一示例，如果码字长度Nldpc为64800、码率R为10/15、M为360并且Qldpc为60，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表15中所示。
【表15】
Figure BDA0000877128010000321
Figure BDA0000877128010000331
作为考虑这些附加条件设计的结果的另一示例，如果码字长度Nldpc为64800、码率R为12/15、M为360并且Qldpc为36，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表16中所示。
【表16】
Figure BDA0000877128010000341
Figure BDA0000877128010000351
Figure BDA0000877128010000361
作为考虑这些附加条件设计的结果的另一示例，如果码字长度Nldpc为64800、码率R为6/15、M为360并且Qldpc为108，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表17中所示。
【表17】
Figure BDA0000877128010000362
Figure BDA0000877128010000371
作为考虑这些附加条件设计的结果的另一示例，如果码字长度Nldpc为64800、码率R为10/15、M为360并且Qldpc为60，则具有图3的结构的奇偶校验矩阵的第i列组的第零(0)列中一(1)所在的行的索引如以下表18中所示。
【表18】
Figure BDA0000877128010000381
Figure BDA0000877128010000391
这里，要指出，即使在其中以上表9至表18中的任何一个中的用于每个第i列组的序列内的索引的次序改变的奇偶校验矩阵，改变的奇偶校验矩阵也可被应用于原始的奇偶校验矩阵所应用的相同的代码。
例如，如以上表11中所示，与第零(0)列组对应的序列按114、2135、3045、4635、5512、5681、6571、8943、10053、10109、13161、13668、14218、17417、19328、21140的次序布置，并且即使该序列具有改变的索引次序，比如2135、8943、4635、114、3045、10109、13161、21140、5681、6571、5512、19328、14218、13668、17417、10053，具有改变的序列的奇偶校验矩阵也可被用于相同的代码。
另外，即使一个列组的一个索引序列变为另一个列组的索引序列以及反过来(也就是说，其他列组的索引序列变为第一列组的索引序列)，在以上表9至表18中，代数特性(诸如码图上的周期特性和度数分布)也不改变。因此，改变奇偶校验矩阵的列组之间的索引序列的这种情况是本发明构思的另一示例性实施例。
例如，在以上表11中，第零(0)列组的索引序列114、2135、3045、4635、5512、5681、6571、8943、10053、10109、13161、13668、14218、17417、19328、21140以及第十二列组的索引序列19、768、1263、3305、6513、7677、7956、9040、13427、16641、17280、18452、18584、18925、19559、20587可变为将第零(0)列组的序列设置为19、768、1263、3305、6513、7677、7956、9040、13427、16641、17280、18452、18584、18925、19559、20587，并且第十二列组的序列被设置为114、2135、3045、4635、5512、5681、6571、8943、10053、10109、13161、13668、14218、17417、19328、21140。也就是说，即使索引序列在第零(0)列组和第十二列组之间交换，就码图而言的周期特性、度数分布等也不改变(实际上，因为在对应的列组之间交换索引序列与仅改变奇偶校验矩阵内的列组的布置次序相同，所以主要的代数特性不改变)。
另外，根据示例性实施例，在其中Qldpc的整数倍与以上表9至表18中的任何列组的所有索引相加的奇偶校验矩阵也可导致码图上的相同的代数特性，诸如周期特性和度数分布。
例如，如果60(即，Qldpc＝(Nldpc-Kldpc)/M＝60)的倍数与以上表11中的第二十四列组的所有索引12575、15845和18200相加，也就是说，索引变为12635(＝12575+60)、15905(＝15845+60)和18260(＝18200+60)，则码图上的代数特性(诸如周期特性和度数分布)不改变(实际上，因为通过在列组中加上Qldpc的整数倍而获得的序列具有与仅重新布置该列组内的列的次序相同的效果，所以主要的代数特性不改变)。
这里，要指出，在通过将Qldpc的整数倍与给定索引序列相加而获得的索引值是Nldpc-Kldpc或更大的值的情况下，索引值改变，并且被应用于通过对Nldpc-Kldpc执行模运算而获得的值。
例如，因为在Nldpc-Kldpc＝21600时，仅将60×60与以上表11中的第二十四列组的序列12575、15845和18200相加的结果变为16175、19445和21800，所以通过将模-21600应用于仅将Qldpc的整数倍与给定序列相加的结果，改变的序列可以为16175、19445和200或者200、16175和19445。
在下文中，将描述使用具有如图3中所示的结构的奇偶校验矩阵对LDPC码进行编码的处理。如上所述，对LDPC码进行编码的处理是确定满足如下关系方程的码字C：奇偶校验矩阵×码字＝0。也就是说，对LDPC码进行编码的处理可用H·CT＝0来表示。这里，H是奇偶校验矩阵，C表示LDPC码字。
在下文中，如果假定LDPC编码的信息字比特为
Figure BDA0000877128010000411
并且通过LDPC编码而产生的LDPC码字比特为
Figure BDA0000877128010000412
则将描述用于计算LDPC码字比特的方法。
首先，因为LDPC码是系统码，所以ck(0<k<Kldpc-1)被设置为与jk相同。另外，其余的码字比特被设置为
Figure BDA0000877128010000413
这里，pk是奇偶比特，并且可如下面描述的那样计算。
同时，根据示例性实施例，因为奇偶校验矩阵由以上表9至表18定义，所以在奇偶校验矩阵由以上表9至表18定义的情况下，可应用下面将描述的处理。
首先，如果假定在以上表9至表18中的第i行的第j位置上用符号表示的条目是q(i,j,1)＝q(i,j,0)+Qldpc·l(mod Nldpc-Kldpc)，其中，0<l<360。这里，累加“+”意指在Galois域(GF)中定义的加法(即，GF(2)中的加法)。另外，作为在信息字子矩阵中循环移位的每个列的大小的Qldpc可以是分别在以上表9至表18中定义的值。
同时，当q(i,j,0)和q(i,j,1)被如上所述那样定义时，计算奇偶比特的处理如下。
步骤1)将奇偶比特初始化为“0”。也就是说，对于0<k<Nldpc-Kldpc，pk＝0。
步骤2)对于0<k<Kldpc的所有k值，将i和l设置为
Figure BDA0000877128010000414
和l:＝k(mod360)。这里，
Figure BDA0000877128010000415
是不大于x的整数之中的最大整数值。也就是说，
Figure BDA0000877128010000416
接着，对于所有j，如下基于设置的i值和l值，将ik与pq(i,j,l)相加。也就是说，pq(i,0,1)＝pq(i,0,1)+ik、pq(i,1,1)＝pq(i,1,1)+ik、pq(i,2,1)＝pq(i,2,1)+ik、…、pq(i,w(i)-1,1)＝pq(i,w(i)-1,1)+ik被计算。
这里，w(i)是以上表9至表18中的第i行的值的数量，并且表示奇偶校验矩阵中的与jk对应的列中的一(1)的数量。另外，q(i,j,0)(其是以上表9至表18中的第i行的第j位置上用符号表示的条目)是奇偶比特的索引，并且表示奇偶校验矩阵中的与ik对应的列中一(1)所在的行的位置。
步骤3)对于满足0<k<Nldpc-Kldpc的所有k，计算pk＝pk+pk-1,以计算奇偶比特pk。
奇偶比特通过前述方法计算，以使得所有的LDPC码字比特c0、c1、……、
Figure BDA0000877128010000421
可被计算。
同时，如上所述的LDPC编码处理仅仅是示例。也就是说，因为LDPC编码处理是计算满足H·CT＝0的LDPC码字C的处理，所以用于给定奇偶校验矩阵的各种编码方法可以存在。
例如，在DVB-T2标准中应用的方案也可被应用于奇偶校验矩阵由以上表9至表18定义的情况。在下文中，将使用奇偶校验矩阵在以上表11中被定义的示例来示意性地描述根据DVB-T2标准中所描述的方案的LDPC编码处理。
首先，如果假定长度为Kldpc的信息字比特为
Figure BDA0000877128010000422
并且长度为的Nldpc-Kldpc的奇偶比特为
Figure BDA0000877128010000423
则可通过以下处理来执行LDPC编码。
步骤1)将奇偶比特初始化为“0”。也就是说，
Figure BDA0000877128010000424
步骤2)将第零(0)比特信息字比特i0作为奇偶比特的索引累加在具有在以上表11的第一行(即，i＝0的行)中定义的奇偶比特的地址的奇偶比特中。这可用以下数学表达式11来表示。
Figure BDA00008771280100004212
Figure BDA00008771280100004211
Figure BDA00008771280100004210
Figure BDA0000877128010000429
Figure BDA0000877128010000428
Figure BDA0000877128010000427
Figure BDA0000877128010000426
Figure BDA0000877128010000425
在以上数学表达式中，i0表示第零(0)信息字比特，pi表示第i奇偶比特，⊕表示二元运算。根据二元运算，1⊕1为0，1⊕0为1，0⊕1为1，0⊕0为0。
步骤3)将其余的359个信息字比特im(m＝1,2,3,…,359)累加在奇偶比特中。这里，其余的信息字比特可以是属于与i0所属的列组相同的列组的信息字比特。在这种情况下，可基于以下数学表达式12来确定奇偶比特的地址。
(x+(m mod360)×Qldpc)mod(Nldpc-Kldpc) …(12)
在以上数学表达式12中，x是与信息字比特i0对应的奇偶比特累加器的地址，Qldpc作为在与信息字对应的子矩阵中移位的每个列的大小，为60。
结果，将每个信息字比特im(m＝1,2,3,…,359)作为索引累加在具有基于以上数学表达式12计算的奇偶比特的地址的每个奇偶比特中。作为示例，可对信息字il执行如以下数学表达式13所表示的运算。
Figure BDA0000877128010000439
Figure BDA0000877128010000438
Figure BDA0000877128010000437
Figure BDA0000877128010000436
Figure BDA0000877128010000435
Figure BDA0000877128010000434
Figure BDA0000877128010000433
Figure BDA0000877128010000432
在以上数学表达式中，il表示第l信息字比特，pi表示第i奇偶比特，表示⊕表示二元运算。根据二元运算，1⊕1为0，1⊕0为1，0⊕1为1，0⊕0为0。
步骤4)将第360信息字比特i360作为奇偶比特的索引累加在具有以上表11的第二行(即，i＝1的行)中所定义的奇偶比特的地址的奇偶比特中。
步骤5)将属于与信息字比特i360所属的组相同的组的其余的359个信息字比特累加在奇偶比特中。在这种情况下，可基于以上数学表达式6来确定奇偶比特的地址。然而，在这种情况下，x是与信息字比特i360对应的奇偶比特累加器的地址。
步骤6)对于以上表5的所有的列组，重复步骤4和步骤5的前述处理。
步骤7)结果，基于以下数学表达式14来计算奇偶比特pi。这里，i被初始化为一(1)。
Figure BDA0000877128010000431
在以上数学表达式14中，pi表示第i奇偶比特，Nldpc表示LDPC码字长度，Kldpc表示LDPC码字中的信息字长度，⊕表示二元运算。根据二元运算，1⊕1为0，1⊕0为1，0⊕1为1，0⊕0为0。
根据以上方法，可计算奇偶比特。
同时，存在于第i列组的第零(0)列中的奇偶比特的地址与第i列组的第零(0)列中一(1)所在的行的索引相同。因此，以上表9至表18中的第i列组的第零(0)列中一(1)所在的行的索引在编码处理中被表示为奇偶比特的地址。因此，以上表9至表18可示出“奇偶比特累加器的地址”。
如上所述，根据以上示例性实施例，可使用各种方案来执行LDPC编码处理以产生LDPC码字。
同时，可使用基于图2中所示的偶图上的和-积算法的迭代解码算法来对LDPC码进行解码，其中，和-积算法是一种消息传递算法。
在下文中，将参照图5A和图5B来描述一般用于LDPC解码的消息传递操作。
图5A和图5B示出根据示例性实施例的用于LDPC解码的任何校验节点和变量节点中的消息传递操作。
图5A示出校验节点m 500以及连接到校验节点m 500的多个变量节点510、520、530和540。另外，图5A中所示的Tn’,m指示从变量节点n’510传递到校验节点m 500的消息，En,m指示从校验节点m 500传递到变量节点n 530的消息。这里，所有的连接到校验节点m 500的变量节点的集合由N(m)定义，除了N(m)中的变量节点n 530之外的集合由N(m)\n定义。
在这种情况下，基于和-积算法的消息更新规则可用以下数学表达式15表示。
Figure BDA0000877128010000445
Figure BDA0000877128010000444
在以上数学表达式15中，Sign(En,m)指示消息En,m的符号，En,m指示消息En,m的幅值。同时，函数Φ(x)可用以下数学表达式16表示。
Figure BDA0000877128010000442
图5B示出变量节点x 550以及连接到变量节点x 550的多个校验节点560、570、580和590。另外，图5B中所示的Ey’,x指示从校验节点y’560传递到变量节点x 550的消息，Ty,x指示从变量节点x 550传递到变量节点y 580的消息。这里，所有的连接到变量节点x 550的变量节点的集合由M(x)定义，除了M(x)中的校验节点580之外的集合由M(x)\y定义。在这种情况下，基于和-积算法的消息更新规则可用以下数学表达式17表示。
Figure BDA0000877128010000443
在以上数学表达式17中，Ex表示变量节点x的初始消息值。
另外，当节点x的比特值被决定时，它可用以下数学表达式18表示。
Figure BDA0000877128010000451
在这种情况下，可根据Px的值来决定与节点x对应的编码比特。
在图5中，前述方法是一般的解码方法，因此，将省略其详细描述。然而，除了参照图5描述的方法之外，也可应用其他的用于确定变量节点和校验节点处的传递消息值的方法(Frank R.Kschischang、Brendan J.Frey和Hans-Andrea Loeliger，“Factor Graphsand the Sum-Product Algorithm”，IEEE TRANSACTIONS ON INFORMATION THEORY，第47卷，第2期，2001年2月，第498-519页)。
图6是示出根据示例性实施例的编码设备的配置的框图。编码设备600可执行上述LDPC编码。
如图6中所示，编码设备600包括LDPC编码器610。LDPC编码器610可基于在以上方法中产生的奇偶校验矩阵来对输入比特执行LDPC编码以产生LDPC码字。LDPC码字可由64800个比特形成。也就是说，LDPC码字长度可以为64800。
这里，奇偶校验矩阵可具有与图3中所示的奇偶校验矩阵300的结构相同的结构。
详细地说，奇偶校验矩阵包括上述信息字子矩阵和奇偶子矩阵。
这里，信息字子矩阵由多个多个列组(每个列组包括M个列)形成，并且可由指示存在于每一个第M列中的值一(1)的位置的表定义。这里，M(其是在信息字子矩阵中列的模式的重复间隔)可以为360。另外，奇偶子矩阵可具有双对角结构。
在这种情况下，LDPC编码器610可使用根据码率(即，LDPC码的码率)不同地定义的奇偶校验矩阵来执行LDPC编码。
例如，当码率为6/15时，LDPC编码器610可使用由诸如以上表9、表13和表17的表定义的奇偶校验矩阵来执行LDPC编码，当码率为8/15时，使用由诸如以上表10和表14的表定义的奇偶校验矩阵来执行LDPC编码。此外，当码率为10/15时，LDPC编码器610可使用由诸如以上表11、表15和表18的表定义的奇偶校验矩阵来执行LDPC编码，当码率为12/15时，使用由诸如以上表12和表16的表定义的奇偶校验矩阵来执行LDPC编码。
同时，已经描述了用于执行LDPC编码的详细方法，因此，将省略其重复描述。
编码设备600还可包括关于LDPC码的码率、码字长度和奇偶校验矩阵的信息事先被存储在其中的存储器(未示出)，并且LDPC编码器610可使用该信息来执行LDPC编码。这里，关于奇偶校验矩阵的信息可包括关于信息字子矩阵的信息，信息字子矩阵由多个列组(每个列组包括M个列)以及示出存在于每一个第M列中的值一(1)的位置的表形成。
图7是示出根据示例性实施例的发送设备的配置的框图。如图7中所示，发送设备700可包括Bose、Chaudhuri、Hocquenghem(BCH)编码器710、LDPC编码器720、交织器730以及调制器740。
BCH编码器710对输入比特执行BCH编码，并将通过BCH编码而产生的BCH码字输出到LDPC编码器720。
详细地说，BCH编码器710对输入比特
Figure BDA0000877128010000463
执行BCH编码，以产生Nldpc-Kldpc个BCH奇偶比特，并产生BCH码字
Figure BDA0000877128010000464
对于LDPC编码器720，BCH码字
Figure BDA0000877128010000465
是用于LDPC编码的信息字。
BCH编码是公知技术，并且在“Bose,R.C.、Ray-Chaudhuri,D.K.(1960年3月)，“OnA Class of Error Correcting Binary Group Codes”,Information and Control 3(1):68-79,ISSN 0890-5401”等中被公开，因此，在本文中将省略其详细描述。
同时，BCH编码器710是否被使用可被改变。也就是说，在一些情况下，也可省略BCH编码器710。
LDPC编码器720对从BCH编码器710输出的BCH码字执行LDPC编码，并将通过LDPC编码而产生的LDPC码字输出到交织器730。
详细地说，LDPC编码器720对从BCH编码器710输出的作为信息字的BCH码字执行LDPC编码，以产生Nldpc-Kldpc个LDPC奇偶校验比特，并产生LDPC 码字
Figure BDA0000877128010000462
然而，当省略BCH编码器710时，LDPC编码器720可对输入比特执行LDPC编码。
同时，图7的LDPC编码器720可被实现为参照图6描述的LDPC编码器610。也就是说，LDPC编码器720可使用如下的奇偶校验矩阵来执行LDPC编码，在该奇偶校验矩阵中，信息字子矩阵根据码率由以上表9至表18定义，并且奇偶子矩阵具有双对角结构。
为此，发送设备700可包括用于存储关于奇偶校验矩阵的信息的存储器(未示出)。在这种情况下，奇偶校验矩阵根据码率可以是各种各样的，并且可以是由以上作为示例的表9至表18定义的表。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
交织器730对从LDPC编码器720输出的LDPC码字执行交织，并将交织的比特输出到调制器740。
在这种情况下，交织器730接收从LDPC编码器720输出的LDPC码字比特串以使用预定的方案来执行交织。交织方案可以各种各样地存在，并且无论交织器730是否被使用，它都是可变的。
调制器740对从交织器730输出的比特串进行调制，并将调制的比特串发送到接收设备(例如，图10的1000)。
详细地说，调制器740可对从交织器730输出的比特进行解复用，并将解复用的比特映射到群集。
也就是说，调制器740可按串行到并行方案对从交织器730输出的比特进行转换以产生由预定数量的比特形成的基元。这里，形成每个基元的比特的数量可以等于形成被映射到群集的调制码元的比特的数量。
接着，调制器740可将解复用的比特映射到群集。也就是说，调制器740使用各种调制方案(诸如QPSK、16-QAM、64-QAM、256-QAM、1024-QAM和4096-QAM)来对解复用的比特进行调制以产生调制码元，并将产生的调制码元映射到群集点。在这种情况下，解复用的比特由与调制码元对应的基元形成，因此，每个基元可被顺序地映射到群集点。
此外，调制器740可对映射到群集的信号进行调制，并将调制的信号发送到接收设备1000。例如，调制器740可通过使用正交频分复用(OFDM)方案将映射到群集的信号映射到OFDM帧，并通过分配的信道将映射的信号发送到接收设备1000。
发送设备700可预存用于编码、交织和调制的各种参数。这里，用于编码的参数可以是关于BCH码的码率和码字长度的信息以及关于LDPC码的码率、码字长度和奇偶校验矩阵的信息。此外，用于交织的参数可以是关于交织规则的信息，用于调制的参数可以是关于调制方案的信息。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
在这种情况下，可使用所述参数来操作构成发送设备700的每个组件。
同时，尽管未示出，但是发送设备700还可包括用于控制发送设备700的操作的控制器(未示出)。
在这种情况下，控制器(未示出)可向BCH编码器710提供关于BCH码的码率和码字长度的信息，并向LDPC编码器720提供关于LDPC码的码率、码字长度和奇偶校验矩阵的信息。此外，控制器(未示出)可向交织器730提供关于交织方案的信息，并向调制器740提供关于调制方案的信息。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
图8是示出根据示例性实施例的解码设备的配置的框图。如图8中所示，解码设备800包括LDPC解码器810。
LDPC解码器810基于奇偶校验矩阵对LDPC码字执行LDPC解码。这里，LDPC码字可由64800个比特形成。也就是说，LDPC码字长度可以为64800。
例如，LDPC解码器810使用迭代解码算法传递与LDPC码字比特对应的对数似然比(LLR)值以执行LDPC解码，从而产生信息字比特。
这里，LLR值可通过各种方法用与LDPC码字比特对应的信道值来表示。
例如，LLR值可用通过对通过发送端的信道发送的比特为零(0)的概率和这些比特为一(1)的概率的比率取对数而获得的值来表示。此外，LLR值可以是通过软决策确定的比特值，并且也可以是根据从发送端发送的比特为零(0)或一(1)的概率所属的部分而确定的代表值。
在这种情况下，发送端可使用如图6中所示的LDPC编码器610来产生LDPC码字。
同时，用于LDPC解码的奇偶校验矩阵可具有与图3中所示的奇偶校验矩阵300的形式相同的形式。
详细地说，奇偶校验矩阵包括信息字子矩阵和奇偶子矩阵。
这里，信息字子矩阵由多个列组(每个列组包括M个列)形成，并由指示存在于每一个M列中的值一(1)的位置的表定义。这里，M(其是列的模式在信息字子矩阵中的重复间隔)可以为360。另外，奇偶子矩阵可具有双对角结构。
在这种情况下，LDPC解码器810可使用根据码率(即，LDPC码的码率)不同地定义的奇偶校验矩阵来执行LDPC解码。
例如，当码率为6/15时，LDPC解码器810可使用由诸如以上表9、表13和表17的表定义的奇偶校验矩阵来执行LDPC解码，当码率为8/15时，使用由诸如以上表10和表14的表定义的奇偶校验矩阵来执行LDPC解码。此外，当码率为10/15时，LDPC解码器810可使用由诸如以上表11、表15和表18的表定义的奇偶校验矩阵来执行LDPC解码，当码率为12/15时，使用由诸如以上表12和表16的表定义的奇偶校验矩阵来执行LDPC解码。
如上所述，LDPC解码器810可使用迭代解码算法来执行LDPC解码。在这种情况下，可如图9中所示那样配置LDPC解码器810。然而，迭代解码算法已经是已知的，因此，图9中所示的详细配置仅仅是一个示例。
如图9中所示，解码设备900包括输入处理器911、存储器912、变量节点操作器913、控制器914、校验节点操作器915以及输出处理器916。
输入处理器911存储输入值。详细地说，输入处理器911可存储通过无线信道接收的信号的LLR值。
控制器914基于通过无线信道接收的信号的块的大小(即，码字长度)和与码率对应的奇偶校验矩阵来确定输入到变量节点操作器913的值的数量、存储器912中的地址值、输入到校验节点操作器915的值的数量、存储器912中的地址值等。
根据示例性实施例，第i列组的第零(0)列中一(1)所在的行的索引可基于由以上表9至表18定义的奇偶校验矩阵来执行解码。
存储器912存储变量节点操作器913和校验节点操作器915的输入数据和输出数据。
变量节点操作器913基于关于输入数据的地址的信息以及关于从控制器914接收的输入数据的数量的信息来从存储器912接收数据以执行变量节点操作。接着，变量节点操作器913基于关于输出数据的地址的信息以及关于从控制器914接收的输出数据的数量的信息来将变量节点操作结果存储在存储器912中。此外，变量节点操作器913基于从输入处理器911和存储器912接收的数据来将变量节点操作结果输入到输出处理器916。这里，已经参照图5描述了变量节点操作。
校验节点操作器915基于关于输入数据的地址的信息以及关于从控制器914接收的输入数据的数量的信息来从存储器912接收数据以执行变量节点操作。接着，校验节点操作器915基于关于输出数据的地址的信息以及关于从控制器914接收的输出数据的数量的信息来将变量节点操作结果存储在存储器912中。这里，已经参照图5描述了校验节点操作。
输出处理器916基于从变量节点操作器913接收的数据来执行关于发送端的码字的信息字比特是零(0)、还是一(1)的软决策，然后输出软决策结果，以使得输出处理器916的输出值可以是最终解码的值。在这种情况下，在图5中，可基于通过将输入到一个变量节点的所有消息值(从校验节点输入的初始消息值和其他消息值)相加而获得的值来执行软决策。
解码设备800还可包括在其中事先存储关于LDPC码的码率、码字长度和奇偶校验矩阵的信息的存储器(未示出)，并且LDPC解码器810可使用该信息来执行LDPC编码。然而，这仅仅是示例，因此，对应的信息可从发送端提供。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
图10是示出根据示例性实施例的接收设备的配置的框图。如图10中所示，接收设备1000包括解调器1010、解交织器1020、LDPC解码器1030以及BCH解码器1040。
解调器1010接收从发送设备(例如，图7的700)发送的信号并对该信号进行解调。详细地说，解调器1010可对接收的信号进行解调以产生与LDPC码字对应的值，并将产生的值输出到解交织器1020。
在这种情况下，与LDPC码字对应的值可用关于接收信号的信道值来表示。这里，用于确定信道值的方法可以是各种各样的，并且作为一个示例，可以是用于确定LLR值的方法。
解交织器1020可对解调器1010的输出值执行解交织，并将解交织的输出值输出到LDPC解码器1030。
详细地说，解交织器1020是与发送设备700的交织器730对应的组件，并且可执行与交织器730对应的操作。也就是说，解交织器1020可逆向地应用应用于交织器730的交织方案来从对从解调器1010输出的LLR值进行解交织。
然而，在一些情况下，当在发送设备700中省略交织器730时，可省略解交织器1020。
LDPC解码器1030可使用解交织器1020的输出值来执行LDPC解码，并将LDPC解码的比特输出到BCH解码器1040。这里，LDPC解码的比特可以是BCH码字。
详细地说，LDPC解码器1030是与发送设备700的LDPC编码器720对应的组件，并且可基于奇偶校验矩阵来执行LDPC解码。图10的LDPC解码器1030可被实现为参照图8描述的LDPC解码器810。也就是说，LDPC解码器1030可使用如下的奇偶校验矩阵来执行LDPC解码，在该奇偶校验矩阵中，信息字子矩阵根据码率由以上表9至表18定义，并且该奇偶校验矩阵具有双对角结构。
BCH解码器1040可对从LDPC解码器1030输出的值执行BCH解码。
详细地说，BCH解码器1040是与发送设备700的BCH编码器710对应的组件，并且可对从LDPC解码器1030输出的BCH码字执行BCH解码以产生从发送设备700发送的比特。然而，在一些情况下，当在发送设备700中省略BCH编码器710时，可省略BCH解码器1040。
接收设备1000可预存用于解码和交织的各种参数。这里，用于解码的参数可以是关于BCH码的码率和码字长度的信息以及关于LDPC码的码率、码字长度和奇偶校验矩阵的信息。此外，用于解交织的参数可以是关于解交织规则的信息。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
在这种情况下，可使用所述参数来操作构成接收设备1000的每个组件。
同时，尽管未示出，但是接收设备1000还可包括用于控制接收设备1000的操作的控制器(未示出)。
在这种情况下，控制器(未示出)可向BCH解码器1040提供关于BCH码的码率和码字长度的信息，并向LDPC解码器1030提供关于LDPC码的码率、码字长度和奇偶校验矩阵的信息。此外，控制器(未示出)还可向解交织器1020提供关于交织方案的信息。这里，关于奇偶校验矩阵的信息可包括关于以下的信息：由多个列组(每个列组包括M个列)形成的信息字子矩阵以及示出存在于每一个第M列中的值一(1)的位置的表。
图11和图12是用于描述根据示例性实施例的LDPC码的性能的示图。
图11是示出根据示例性实施例的LDPC码的BER性能的曲线图。详细地说，每个曲线表示当基于以上表9至表18执行LDPC编码时对Es/No的BER性能。
图12是示出根据示例性实施例的LDPC码的FER性能的曲线图。详细地说，每个曲线表示当基于以上表9至表18执行LDPC编码时对Es/No的FER性能。
如上所述，当基于根据以上示例性实施例定义的奇偶校验矩阵执行LDPC编码时，可意识到BER/FER性能得到了提高。
图13是用于描述根据示例性实施例的编码方法的流程图。详细地说，图13是用于描述用于执行低密度奇偶校验(LDPC)编码的编码设备的编码方法的示图。
首先，基于奇偶校验矩阵对输入比特执行LDPC编码以产生LDPC码字(S1310)。在这种情况下，LDPC码字可由64800个比特形成。也就是说，LDPC码字长度可以为64800。
同时，奇偶校验矩阵可具有与图3中所示的奇偶校验矩阵300的形式相同的形式。
详细地说，奇偶校验矩阵包括上述信息字子矩阵和奇偶子矩阵。
这里，信息字子矩阵由多个列组(每个列组包括M个列)形成，并且可由指示存在于每一个第M列中的值一(1)的位置的表定义。这里，M(其是列的模式在信息字子矩阵中的重复间隔)可以为360。另外，奇偶子矩阵可具有双对角结构。
在这种情况下，在S1310中，可使用根据码率不同地定义的奇偶校验矩阵来执行LDPC编码。
例如，当码率为6/15时，可使用由诸如以上表9、表13和表17的表定义的奇偶校验矩阵来执行LDPC编码，当码率为8/15时，可使用由诸如以上表10和表14的表定义的奇偶校验矩阵来执行LDPC编码。此外，当码率为10/15时，可使用由诸如以上表11、表15和表18的表定义的奇偶校验矩阵来执行LDPC编码，当码率为12/15时，可使用由诸如以上表12和表16的表定义的奇偶校验矩阵来执行LDPC编码。
同时，已经描述了用于执行LDPC编码的详细方法，因此，将省略其重复描述。
图14是用于描述根据示例性实施例的解码方法的流程图。详细地说，图14是用于描述用于执行低密度奇偶校验(LDPC)解码的解码设备的解码方法的示图。
首先，基于奇偶校验矩阵对LDPC码字执行LDPC解码(S1410)。这里，LDPC码字可由64800个比特形成。也就是说，LDPC码字长度可以为64800。
例如，可通过用迭代解码算法传递与LDPC码字比特对应的LLR值来执行LDPC解码以产生信息字比特。
这里，LLR值可通过各种方法用与LDPC码字比特对应的信道值来表示。
例如，LLR值可用通过对通过发送端的信道发送的比特为零(0)的概率和这些比特为一(1)的概率的比率取对数而获得的值来表示。此外，LLR值可以是通过软决策确定的比特值，并且也可以是根据从发送端发送的比特为零(0)或一(1)的概率所属的部分而确定的代表值。
在这种情况下，发送端可使用如图6中所示的LDPC编码器610来产生并发送LDPC码字。
同时，奇偶校验矩阵可具有与图3中所示的奇偶校验矩阵300的形式相同的形式。
详细地说，奇偶校验矩阵包括如上所述的信息字子矩阵和奇偶子矩阵。
这里，信息字子矩阵由多个列组(每个列组包括M个列)形成，并且可由指示存在于每一个M列中的值一(1)的位置的表定义。这里，M(其是列的模式在信息字子矩阵中的重复间隔)可以为360。另外，奇偶子矩阵可具有双对角结构。
在这种情况下，在S1410中，可使用根据码率R不同地定义的奇偶校验矩阵来执行LDPC解码。
例如，当码率为6/15时，可使用由诸如以上表9、表13和表17的表定义的奇偶校验矩阵来执行LDPC解码，当码率为8/15时，可使用由诸如以上表10和表14的表定义的奇偶校验矩阵来执行LDPC解码。此外，当码率为10/15时，可使用由诸如以上表11、表15和表18的表定义的奇偶校验矩阵来执行LDPC解码，当码率为12/15时，可使用由诸如以上表12和表16的表定义的奇偶校验矩阵来执行LDPC解码。
同时，已经描述了用于执行LDPC解码的详细方法，因此，将省略其重复描述。
可提供一种在其中存储顺序地执行根据以上示例性实施例的编码方法和解码方法的程序的非暂时性计算机可读介质。
所述非暂时性计算机可读介质不是可将数据存储一个很短的时间段的诸如寄存器、高速缓存和存储器的介质，而是可半永久地存储数据并且通过设备读取的介质。详细地说，如上所述的各种应用或程序可在非暂时性计算机可读介质(诸如紧凑盘(CD)、数字多功能盘(DVD)、硬盘、蓝光盘、通用串行盘(USB)、存储卡和只读存储器(ROM))中被存储和提供。
此外，在前述示出编码设备、解码设备、发送设备和接收设备的框图中，未示出总线，但是编码设备、解码设备、发送设备和接收设备中的每个组件之间的通信可通过总线进行。
根据示例性实施例，如图6-10中所示的方框所表示的组件、元件或单元可被实施为各种数量的执行上述各个功能的硬件、软件和/或固件结构。例如，这些组件、元件或单元可使用可通过一个或多个微处理器或其他控制设备的控制来执行各个功能的直接电路结构(诸如存储器)、处理、逻辑、查找表等。这些组件、元件或单元可具体地由包含用于执行指定的逻辑功能的一个或多个可执行指令的模块、程序、或代码部分实施。此外，以上组件、元件或单元中的至少一个还可包括处理器，诸如执行各个功能的中央处理单元(CPU)、微处理器等。
如上所述，根据示例性实施例，可改进LDPC编码和解码性能。
在上文中，尽管示出并描述了本发明构思的各种示例性实施例，但是本发明构思不限于前述示例性实施例，并且显而易见的是，在不脱离在所附权利要求中描述的本发明构思的精神的情况下，本领域技术人员可做出各种修改，并且修改的实施例不要独立于本发明构思的技术精神和前景进行理解。

Claims (2)

1.一种使用低密度奇偶校验LDPC码进行编码的设备，包括：
编码器，被配置为对信息比特进行编码以基于所述LDPC码产生奇偶校验比特；
交织器，被配置为对包括所述信息比特和所述奇偶校验比特的码字进行交织；以及
调制器，被配置为对交织的码字的比特进行解复用，并将解复用的比特映射到星座点上，
其中，编码器被配置为基于所述LDPC码的奇偶校验矩阵执行编码，
其中，所述奇偶校验矩阵包括信息子矩阵和奇偶子矩阵，
其中，所述信息子矩阵包括多个列组，所述多个列组中的每个列组包括360个列，
其中，在所述LDPC码的码率是6/15并且所述LDPC码的码长是64800比特的情况下，所述多个列组中的每个列组的第0列中的权重-1的位置被表示为以下列出的索引，并且所述多个列组中的每个列组的其余359个列中的权重-1的位置是通过基于循环移位值以准周期方式布置所述索引而被确定的，所述循环移位值为108，
Figure FDA0002769318910000011
Figure FDA0002769318910000021
Figure FDA0002769318910000031
2.如权利要求1所述的设备，其中，所述信息子矩阵包括Nldpc-Kldpc个行和Kldpc个列，所述奇偶子矩阵包括Nldpc-Kldpc个行和Nldpc-Kldpc个列，其中，Nldpc为所述LDPC码的码长，Kldpc为所述信息比特的数量。
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