CN105264664A - 使用液体前体制造亚微米结构 - Google Patents

使用液体前体制造亚微米结构 Download PDF

Info

Publication number
CN105264664A
CN105264664A CN201480018329.9A CN201480018329A CN105264664A CN 105264664 A CN105264664 A CN 105264664A CN 201480018329 A CN201480018329 A CN 201480018329A CN 105264664 A CN105264664 A CN 105264664A
Authority
CN
China
Prior art keywords
recess
precursor
semiconductor
liquid
template layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480018329.9A
Other languages
English (en)
Inventor
石原良一
M.范德兹旺
M.特里夫诺维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Technische Universiteit Delft
Original Assignee
Technische Universiteit Delft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Technische Universiteit Delft filed Critical Technische Universiteit Delft
Publication of CN105264664A publication Critical patent/CN105264664A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H01L21/2686—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using incoherent radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Nanotechnology (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Materials Engineering (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

描述了用于制造基底上的亚微米半导体结构的方法。该方法可包括：在支承基底之上形成至少一个模板层；在所述模板层中形成一个或多个模板结构，优选地一个或多个凹部和/或台面，所述一个或多个模板结构包括延伸入或延伸出所述模板层的顶部表面的一个或多个边缘；以液体半导体前体(优选地液体硅前体)来涂布所述一个或多个模板结构的至少一部分；以及，使所述液体半导体前体涂布的模板结构退火和/或暴露于光，其中在所述退火和/或曝光期间，所述液体半导体前体的一部分通过毛细管力靠着所述一个或多个边缘的至少一部分来累积，所述退火和/或曝光将所述累积的液体半导体前体转变成沿所述一个或多个边缘的至少一部分延伸的亚微米半导体结构。

Description

使用液体前体制造亚微米结构
技术领域
本发明涉及使用液体前体(liquidprecursor)制造亚微米(submicron)结构(优选地，半导体亚微米结构)，并且具体但非排他地，涉及至少用于在基底(substrate)上制造亚微米结构的方法以及可由此类方法获得的亚微米结构。
背景技术
半导体装置(如二极管和晶体管)是用于电子装置的基本构件。存在对用于它们的生产的新的、备选的、更廉价和/或改进的制造过程的持续需求。目前，在用于生产用于例如在RFID标签、柔性LED和LCD显示器以及光伏装置中使用的柔性电子构件的过程中存在特别的利益。用于生产柔性电子装置的非常有前景的技术为所谓的卷对卷(roll-to-roll)(R2R)制造技术(也已知为幅材(web)处理或卷轴对卷轴(reel-to-reel)处理)。R2R制造技术包括下述生产方法：其中薄膜沉积在柔性(塑料)基底上，并且以连续方式处理成电气构件。
在R2R过程中，优选地，使用印刷技术(例如，压印(imprint)、喷墨或丝网印刷)和涂布技术(例如，滚筒、缝隙涂布或喷涂涂布)以便实现高产量、低成本处理。此类技术包括使用墨(即，液体前体)，墨可使用简单的涂布或印刷技术来沉积在基底上。这样，柔性电子装置可以以在传统半导体制造方法的成本的几分之一来制成。然而，R2R处理是仍在开发中的技术。
为了实现用于高性能应用的柔性电子装置(如，UHFRFID和用于可折叠电话的电子装置)，需要克服的问题包括开发用于实现带有小特征尺寸和高对齐准确性的薄膜结构的低成本过程；以及开发用于实现在柔性塑料基底上的高灵活性半导体薄膜的基于墨的过程。
US6,861,365B2描述了通过将结构模具压印到抵抗(resist)层中来实现在柔性基底上的薄膜半导体多层堆叠(stack)上的三维抵抗结构。3D蒙片(mask)的后续(各向异性)蚀刻允许了在多层堆叠中形成薄膜半导体结构。最小特征尺寸和对齐准确性由3D蒙片确定，3D蒙片由光刻法进一步确定。蚀刻步骤基于真空过程，因此向R2R过程提供了低效率的能量消耗和材料使用。另外，尽管3D抵抗蒙片提供了所需的对齐，但其引入了显著的设计约束和处理复杂性。
US2012/0064302描述了用于使用微米或纳米压印过程来获得半导体结构的形成图案(patterning)的方法。在此方法中，基底涂布有暴露于UV的环戊硅烷(cyclopentasilane)(CPS)层，并且压印模具压入层中，以便将压印模具的结构传递至层中。此后，带有具有压入其中的模具的层的基底退火预定的时间，以便有图案(patterned)的CPS涂层转变为非晶硅。在冷却之后，可除去模具。尽管此方法使亚微米结构能够在基于CPS的基底上形成，而不需要复杂(真空)处理技术，但此方法需要相对昂贵的纳米压印模具，以便形成带有亚微米特征的结构。
因此，本领域中存在以下需要：使用液体前体在基底上制造亚微米结构的改进方法，以及可通过此类方法获得的小亚微米结构。
发明内容
本发明的目的在于减少或消除现有技术中已知的缺陷中的至少一个。在本发明的第一方面中可涉及一种用于制造亚微米(优选地，纳米尺寸)半导体结构的方法，其中该方法可包括：在支承基底之上形成至少一个模板层；在所述模板层中形成一个或多个模板结构，优选地一个或多个凹部(recess)和/或台面(mesa)，所述一个或多个模板结构包括延伸入或延伸出所述模板层的顶部表面的一个或多个边缘；以液体半导体前体(优选地，液体硅前体)来涂布所述一个或多个模板结构的至少一部分；以及，使所述液体半导体前体涂布的模板结构退火(annealing)和/或暴露于光，其中在所述退火和/或曝光期间，所述液体半导体前体的一部分通过毛细管力靠着所述一个或多个边缘的至少一部分来累积，所述退火和/或曝光将所述累积的液体半导体前体转变成沿所述一个或多个边缘的至少一部分延伸的亚微米半导体结构。
因此，该方法使用在支承基底上的模板结构，以使得能够使用半导体液体前体(半导体墨(ink))来形成亚微米横截面的半导体结构。基于此过程，沿凹部或台面的边缘(侧壁)的自对齐的半导体丝或线可通过由半导体前体的受控的边缘润湿(wetting)来形成。侧壁的高度和角定向以及靠着侧壁集中的墨的量确定了丝的横截面大小(宽度)。
在实施例中，所述亚微米半导体结构可包括靠着所述一个或多个边缘或侧壁的至少一部分形成的一个或多个亚微米或纳米尺寸的半导体线(丝)。在另一个实施例中，所述亚微米或纳米尺寸的半导体线可具有在20nm到800nm之间的范围中选择的横截面大小，优选地50nm到600nm之间，更优选地100nm到500nm之间。
在一个实施例中，所述一个或多个边缘可限定凹部和/或台面的至少一部分，其中所述凹部和/或台面的高度选择在20nm到2000nm之间，优选地40nm和1000nm，更优选地50nm到500nm之间。在另一个实施例中，所述凹部和/或台面具有选自40nm到5000nm之间的范围的宽度，优选地80nm到2000nm之间，更优选地100nm到1000nm之间。因此，该方法因此允许使用微米宽的凹部和/或台面来形成亚微米或甚至纳米尺寸的半导体结构，微米宽的凹部和/或台面可基于常规微米压印(micro-printing)或印刷技术来容易地制成。
在实施例中，所述一个或多个凹部和/或台面选择拓扑形状(topology)，使得所述液体半导体前体由所述毛细管力靠着所述一个或多个边缘的所述累积受到刺激(stimulated)。在实施例中，所述一个或多个边缘与所述模板层的顶部表面之间的角度选择成在30度到120度之间。边缘(侧壁)的倾斜可用来控制润湿，并且因此控制液体半导体前体靠着边缘的累积。类似地，凹部或台面的底部可为倾斜的(例如，V形凹部或围绕台面的V形底部)，以便增加液体半导体前体靠着边缘的累积。
在实施例中，所述一个或多个凹部具有大致梯形、长方形或三角形(V形)的横截面。
在实施例中，所述一个或多个边缘的至少一部分包括具有对液体半导体前体的高亲和性的材料，优选地所述材料包括金属且/或所述材料暴露于表面加工。在实施例中，所述模板层可包括至少第一模板层和第二模板层，其中所述第一模板层可包括具有比所述第二模板层的材料对液体半导体前体的亲和性更高的亲和性的材料。因此，一个或多个模板层的材料可选择成模板结构的某些部分具有比模板结构的其它部分对液体半导体前体的亲和性更高的亲和性。
在实施例中，所述退火可包括将所述涂布的模板结构的至少一部分加热至高于所述液体半导体前体的沸腾温度的温度。因此，亚微米半导体结构可通过使涂布有液体半导体(如CPS)的前体的模板结构经历温度退火来形成，以便在退火期间，相当大量的CPS由于毛细管力朝向或向上靠着凹部或台面的侧壁拉拽(draw)。对于相对宽的凹部，毛细管力能够保持足量的CPS在足够的时间周期内靠着侧壁钉住(pin)，以便累积的CPS可转变成非晶硅。同样的方法可应用于亚微米凹部，其中毛细管力在亚微米凹部中钉住CPS，从而使CPS能够在CPS蒸发之前转变成非晶硅。
另外，很少到没有硅在远离侧壁的凹部中发现。另外，模板结构的顶部表面大致没有多余材料，说明那些区域中的CPS确实蒸发了。因此，以纯CPS涂布模板结构且在250℃到350℃之间的温度下使CPS退火导致了在凹部中形成非晶硅亚微米结构，同时其余的模板结构大致没有CPS和/或非晶硅材料。
在实施例中，所述退火可包括将所述涂布的模板结构的至少一部分加热至在180℃到350℃之间选择的温度，优选地在190℃到340℃之间，更优选地在200℃到320℃之间。
在实施例中，所述曝光包括使所述一个或多个涂布的模板结构的至少一部分暴露于包括在200nm到400nm之间选择的一个或多个波长的光；且/或使所述一个或多个涂布的模板结构暴露于与在10mJ/cm2到1000mJ/cm2之间的范围中选择的能量密度相关联的光，优选地20mJ/cm2到600mJ/cm2之间，更优选地40mJ/cm2到600mJ/cm2之间。
在另一个实施例中，所述方法可包括以液体硅前体或掺杂液体硅前体来涂布所述模板结构的至少一部分。在实施例中，所述硅烷基液体硅前体可由通式SinXm表示，其中X为氢；n为5或更大的整数，优选地5到20之间的整数；且m为n、2n-2、2n或2n＋1的整数；更优选地，所述硅烷基液体硅前体包括环戊硅烷(CPS)和/或环已硅烷(cyclohexasilane)。在另一个实施例中，所述掺杂的硅烷基液体硅前体可由通式SiiXjYp表示，其中X表示氢原子和/或卤素原子，并且Y表示硼原子或磷原子；其中i表示3或更大的整数；j表示选自由i和2i＋p＋2限定的范围的整数；且p表示选自由1和i限定的范围的整数。
在实施例中，所述方法可包括：使所述涂布的模板结构在高于200℃的温度下(优选地在200℃到350℃之间选择的温度下)退火，以用于将所述液体硅前体的至少一部分转变成非晶硅。
在其它实施例中，所述方法可包括：使所述涂布的模板结构曝露于光，优选地包括在200nm到800nm之间选择的一个或多个波长的光，以用于将所述液体硅前体的至少一部分转变成固态硅，优选地非晶硅、多晶硅、微米晶硅或纳米晶硅。
在实施例中，形成所述一个或多个模板结构可包括：通过以液体电介质(dielectric)前体涂布所述支承基底的顶部表面来形成模板层，优选地，所述液体电介质前体包括聚合物、金属前体或金属氧化物电介质前体；使所述模板层退火；使用压印技术(优选地微米压印或纳米压印技术)来将所述模板层的至少一部分模压(emboss)到所述模板层中。
在实施例中，所述支承模板可包括以下至少一个：柔性基底层，优选地金属或塑料基底层；硅层，优选地所述硅层包括非晶硅、多晶硅、微米晶硅或纳米晶硅；和/或栅(gate)绝缘层。
在实施例中，所述方法可包括：掺杂所述半导体亚微米结构的至少一部分。
在实施例中，所述方法可包括：形成至所述亚微米半导体结构的一个或多个接触电极，优选地一个或多个金属接触电极。
在实施例中，所述亚微米半导体结构可用作亚微米半导体沟道(channel)或薄膜晶体管的亚微米栅。
另一方面，本发明可涉及一种半导体亚微米结构，其包括：在柔性支承基底(优选地塑料基底)上的模板层，所述模板层包括一个或多个模板结构，所述模板结构包括至少一个凹部；其中所述凹部的高度可在40nm到800nm之间选择，优选地50nm到700nm之间，更优选地60nm到600nm之间；且其中至少一个半导体亚微米结构可靠着所述至少一个凹部布置，优选地所述硅为非晶硅或多晶硅。
本发明将参考附图来进一步图示，附图示意性地将示出根据本发明的实施例。将理解的是，本发明绝非限于这些具体实施例。
附图说明
图1A-1C示意性地绘出了根据本发明的实施例的用于形成亚微米结构的至少一部分的过程。
图2A和2B绘出了亚微米硅结构的顶视图的照片和使用根据本发明的实施例的此类亚微米硅结构的纳米线装置的图示；
图3A-3C呈现了各种亚微米硅结构的顶视图的照片和根据本发明的各种实施例的拍照结构的相关联的示意性横截面；
图4A和4B呈现了各种亚微米硅结构的顶视图的照片和根据本发明的各种其它实施例的拍照结构的相关联的示意性横截面；
图5A-5D根据本发明的实施例的用于形成支承基底上的模板结构的方法；
图6A-6D示意性地绘出了根据本发明的实施例的用于形成亚微米半导体结构的至少一部分的过程。
图7A和7B示意性地绘出了根据本发明的实施例的用于制造半导体装置的至少一部分的过程；
图8A-8F示意性地绘出了根据本发明的实施例的用于形成半导体装置的至少一部分的过程；
图9A-9I示意性地绘出了根据本发明的实施例的用于制造半导体装置的至少一部分的过程。
具体实施方式
图1A-1C示意性地绘出了根据本发明的实施例的用于形成亚微米结构的过程。如图1A中所描绘，该过程可以以在模板层102的表面中形成模板结构(例如，凹部和/或台面)来开始。
在一个实施例中，模板结构的形成可包括形成基底104的表面中的一个或多个凹部区域(槽(trench)或缺口(indentation))。在一个实施例中，使薄膜模板层102在支承基底104的表面上形成图案可形成凹部区域108。基底可为柔性(支承)基底，其包括一个或多个(薄膜)塑料和/或金属片或箔(例如，聚酰亚胺、PEN、PPS)、纤维增强树脂复合材料和不锈钢板。取决于具体应用，基底还可包括一个或多个半导体和/或绝缘层。
在一个实施例中，有图案的模板层可包括在其顶部表面103中的一个或多个凹部区域108。凹部区域可由延伸到模板层中的一个或多个边缘106限定。如在插图107中示意性地绘出，边缘可限定面106，面106定向成与模板层的(顶部)表面成角(或如果可应用的话，与凹部的底部105成角)。
例如，在图1A中，定向成大约垂直于模板层的顶部表面的一个或多个凹部表面可限定凹部的侧壁。这样，可限定具有大约矩形横截面几何形状的凹部。在其它实施例中，凹部可由形成在模板层中的一个或多个边缘限定，其中此类边缘的面与模板层的顶部表面之间的角度可为小于或大于90度。在一个实施例中，面此类边缘与模板层的顶部表面之间的角度可在30°到120°之间选择。以此方式，凹部可形成为具有梯形或三角形横截面，例如，可形成V形横截面。此类实施例的示例将在下文中更详细地描述。
凹部的横截面几何形状可通过使薄膜模板层形成图案来形成。在一个实施例中，凹部的底表面(底部)105可由基底的表面的一部分形成。在该情况中，凹部的侧壁和底部可为不同材料的。在另一个实施例中，有图案的模板层可包括由薄膜模板层的侧壁和底表面形成的一个或多个凹部区域。
模板结构可由已知的压印技术来形成。在一个实施例中，可使用廉价微米压印技术。在另一个实施例中，可使用纳米压印技术。此类压印技术允许通过使用压印模具使模板层机械变形来形成有图案或凹部的区域。用于压印模具的材料的适合的示例包括金属和硬无机材料，例如，陶瓷和石英。包括带有微米量级的大小的压印图案的此类模具的使用由于其机械耐用性和可靠性而为特别有利的。
压印模具的图案可传递至模板层中，以便在其中形成凹部和/或台面区域。在一个实施例中，模板层中的凹部区域可打开，以便露出支承基底的顶部表面。模板层可为有机层，例如，环氧树脂或聚氨酯树脂的丙烯酸脂，或无机电介质前体层，例如，二氧化硅前体层或氮化硅前体层。类似地，支承基底可由一个或多个电介质层(例如，一个或多个二氧化硅层和/或氮化硅层)或金属层(诸如铝)来覆盖。
在另一个实施例中，凹部区域可由已知的印刷技术形成，如，凹版印刷或丝网印刷。在该情况中，薄膜墨图案从有图案的母模(master)传递至支承基底。墨可包括(可固化)光致抗蚀剂(photoresist)或电介质前体。通过使墨退火，并且在某些情况下，通过烧结和/或交联墨中的分子，包括一个或多个凹部区域的有图案的模板层的形成可实现，其中凹部区域可由模板层中的一个或多个侧壁或边缘限定。
模板层可为有图案的，以具有在支承基底之上纵向地延伸的至少两个(相对)侧壁106，从而形成(大致矩形横截面的)凹部区域108(其可简称为凹部、槽或缺口)。在实施例中，凹部区域的高度可由有图案的模板层的厚度确定。在本公开内容中，凹部区域可具有在10nm到大约5000nm之间的范围中选择的高度，优选地20nm到大约2000nm之间，更优选地40nm到大约1000nm之间。在另一个实施例中，高度可从50nm到500nm之间的范围选择。另外，凹部区域可具有在40nm到5000nm之间的范围选择的宽度W，优选地80nm到2000nm之间，更优选地100nm到1000nm之间。在某些实施例中，支承基底中的凹部(槽)可形成用于接收液体半导体前体、电介质前体或金属前体的储存部或井。此类前体可简称为墨。
图1B示意性地绘出了以墨填充的凹部的至少一部分。凹部可通过将50nm到500nm之间的厚度的墨涂层施加到有图案的模板层之上来填充。可使用各种类型的墨。墨可包括半导体前体、金属氧化物半导体前体或金属前体。在另一个实施例中，墨可包括前体和溶剂。刮片(doctorblade)可用于在涂布的有图案的模板层的表面之上扫过，以便凹部区域可以以墨110来填充或至少部分地填充，并且多余的墨从模板层的顶部表面103除去。
在一个实施例中，墨可包括一个或多个半导体前体的合成物，优选地一个或多个IV族半导体前体以及(可选地)溶剂。溶剂可用来控制墨的粘性和/或润湿性质。如下文将更详细地阐释的那样，墨可用来在凹部中形成半导体亚微米结构，即，带有纳米等级的横截面大小的半导体结构。
在一个实施例中，半导体前体可包括由通式SinXm表示的一种或多种硅烷化合物，其中X为氢；n优选地为5或更大的整数，并且更优选地为5到20之间的整数；m优选地为n、2n-2、2n或2n＋1的整数；其中一部分氢可由卤素替代。
此类硅烷化合物的示例在EP1087428中详细描述，其由此通过引用并入此申请中。m=2n＋2的化合物的示例包括氢化硅烷，如，丙硅烷、丁硅烷、戊硅烷、已硅烷和七硅烷，以及它们的取代化合物，其中氢原子部分地或完全地以卤素原子替换。m=2n的示例包括单环硅烷化合物，如，环丙硅烷、环丁硅烷、环戊硅烷、甲硅烷基环戊硅烷、环已硅烷、甲硅烷基环已硅烷和环七硅烷；以及它们的卤代环硅化合物，其中氢原子部分地或完全地由卤素原子替换，如六氯环丙硅烷、三氯环丙硅烷、八氯环丁硅烷、四氯环丁硅氧烷、十氯环戊硅烷、五氯环戊硅烷、十二氯环已硅烷、六氯环已硅烷、十四氯环七硅烷、七氯环七硅烷、六硼环丙硅烷、三硼环丙硅烷、五硼环丙硅烷、四硼环丙硅烷、八硼环丁硅烷、四硼环丁硅烷、十硼环戊硅烷、五硼环戊硅烷、十二硼环已硅烷、六硼环已硅烷、四硼环七硅烷、以及七硼环七硅烷。m=2n-2的化合物的示例包括双环氢化硅化合物，如1,1'-双环丁硅烷1,1'-双环戊硅烷、1,1'-双环已硅烷、1,1'-双环七硅烷、1,1'-环丁甲硅烷基环戊硅烷、1,1'-环丁甲硅烷基环已硅烷、1,1'-环丁甲硅烷基环七硅烷、1,1'-环五甲硅烷基环已硅烷、1,1'-环五甲硅烷基环七硅烷、1,1'-环六甲硅烷基环七硅烷、螺旋[2,2]戊硅烷、螺旋[3,3]七硅烷、螺旋[4,4]九硅烷、螺旋[4,5]十硅烷、螺旋[4,6]十一硅烷、螺旋[5,5]十一硅烷、螺旋[5,6]十二硅烷、以及螺旋[6,6]十三硅烷；替代的硅化合物，其中氢原子部分地或完全地以SiH3基团或卤素原子替换。另外，m=n的化合物的示例包括多环硅氢化合物、如，由以下通式表示的化合物1到5：贫瘠替代硅化合物，其中氢原子部分地或完全地以SiH3基团或卤素原子替换。这些化合物可用作两个或多个类型的混合物。
包括一个或多个硅烷化合物的墨可在没有溶剂(例如，纯硅烷化合物)或有溶剂的情况下使用。将溶剂加入UV暴露的硅烷化合物可改变其润湿性质。在优选实施例中，环戊硅烷(CPS)Si5H10和/或环已硅烷(CHS)Si6H12可用作硅烷化合物。在一个实施例中，硅烷化合物可首先暴露于UV照射预定的时间，使得环硅烷化合物分子的一部分转变成聚硅烷。UV暴露的硅烷化合物更粘，并且具有高于未暴露于UV的硅烷化合物的沸点。另外，在另一个实施例中，纯硅烷化合物(如，CPS或CHS)可用作墨，而不使其暴露于UV。
上文提到的硅烷化合物提供了下列优点：这些化合物可通过使用200℃到350℃之间的一个或多个退火步骤来容易地转变成硅，特别是非晶硅。备选地和/或另外地，(脉冲)激光结晶步骤可使用，以便将硅烷化合物转化成硅，具体而言是非晶硅或(多)晶硅。另外，此类硅烷化合物适用于在印刷技术中使用。
在本申请中，包括可使用退火步骤和/或曝光步骤来转变成硅的液相化合物或前体的墨可称为液体硅(li-Si)。
在实施例中，墨可包括半导体或金属纳米颗粒和/或纳米丝，优选地IV族半导体，例如，Si纳米颗粒和/或纳米丝或纳米杆分散溶液。
在另一个实施例中，可使用墨，其包括电介质前体和(可选地)溶剂。基于此类墨，电介质结构可在凹部中形成。例如，在实施例中，电介质前体(如氟硅酸(H2SiF6))可在公知的液相沉积步骤中使用，以便形成电介质层，如SiO2。备选地，四乙基原硅酸酯(TEOS)或二甲基亚砜(DMSO)可用作形成SiO2层的前体。在另一个实施例中，基于金属的硅酸/硼酸混合物可在公知的液相沉积步骤中使用，以便形成金属氧化物层，如TiO2、ZrO2、HfO2等。
在又一个实施例中，可使用包括金属前体和(可选地)溶剂的墨。基于此类墨，金属或金属(例如，硅化物)亚微米结构可形成。在一个实施例中，金属前体可包括金属纳米颗粒和/或纳米线或纳米杆(例如，Al、Ni、Pd、Pt、Mo、Wi、Ti、Co等)或有机金属化合物。
用于在墨合成物中使用的适合的溶剂的示例可包括：碳氢化合物溶剂，如，正己烷、正庚烷、正辛烷、正癸烷、双环戊烷、苯、甲苯、二甲苯、杜烯、茚、四氢化萘、十氢化萘和角鲨烷；醚溶剂，如二丙醚、乙二醇、二甲醚、乙二醇二甲醚、乙二醇二乙醚、二甘醇二甲醚、二乙二醇二乙醚、二甘醇甲氧基乙烷、四氢呋喃、四氢吡喃、1,2-乙二醇二甲醚、二(2-甲氧乙基)醚和p-二氧六环；以及极性溶剂，如丙烯碳酸酯、伽马-丁内酯、N-甲基-2-吡咯烷酮、二甲基甲酰胺、乙腈、二甲基亚砜和环己酮。
在其它实施例中，甲苯或环辛烷可用作溶剂。
溶剂选择成使得其在处理期间不与前体反应。另外，优选地，其蒸气压可在0.001mmHg到200mmHg之间选择。低于0.001mmHg的压力将使溶剂蒸发太慢，增大了溶剂留在最终层中的风险，这将降低膜的性质的质量，例如，在使用硅烷化合物前体的情况下的硅膜的质量。
在实施例中，添加剂(如表面活性剂)可加入墨合成物中，以便改变其在凹部中的润湿性质。如果需要，则表面活性剂可为在不损害所需功能的范围内的痕量(traceamount)的氟类型、硅类型或非离子类型。非离子表面活性剂改善了用于施加溶液和平整涂层膜的润湿性，并且防止了涂层膜的颗粒性和橙皮表面。
墨合成物可不包括溶剂、至少20重量百分数的溶剂、至少40重量百分数的溶剂或至少60重量百分数的溶剂。当墨中的溶剂在退火步骤期间蒸发时，液体墨的量可减少，并且退火(转变)的前体可根据墨的润湿行为来收集在凹部区域的预定区中。
润湿是液体保持与固体表面接触以便液体在基底表面之上扩散开的能力。润湿由基底与液体在两者碰到一起时在基底与液体之间的分子间相互作用引起。粘合剂与内聚力之间的力平衡确定了润湿的程度(可润湿性)。反润湿与润湿是相反的。在此情况中，液体尝试使其与基底表面的接触表面最小化。
接触角θ为在液-气界面遇到固-液界面处的角度。对于简单的基底-液体系统，公知的Young公式γs=γSL＋γLCOSθ分别提供了接触角(θ)与基底γs的表面能量、液体γL的表面能量和基底-液体界面YLS之间的关系。在液体γL的表面能量为低的且θ为低的时，表面是更可润湿的。
表面能量——且因此接触角——可取决于各种参数和/或处理条件，如，温度、基底材料、基底表面加工、基底表面形态和基底表面拓扑形状、以及例如墨中的前体/溶剂比。基底材料可具有对液体的高亲和性。在此情况下，液体可在基底表面之上扩散(润湿)。此类高亲和性材料还可认作是亲水性(在水基液体的情况下)或亲油性的。类似地，基底材料可具有对液体的低亲和性。在此情况下，液体可形成带有接触角θ的在基底上的球冠。此类低亲和性材料可认作是疏水的(或疏油的)。墨在有图案基底的表面上(包括凹部)的(去)润湿行为可由这些参数中的一个或多个来管制。
在实施例中，模板层和基底的材料可构造成使得凹部中的侧壁表面的至少一部分可具有比凹部的底表面(底部)的材料更高的对墨亲和性。例如，在一个实施例中，模板层的材料可选择(和/或处理)成使得侧壁表面具有高的对墨亲和性，并且模板结构的顶部表面(在凹部外部)可具有低的对墨亲和性。在此情况下，墨与凹部的侧壁之间的接触角可为相对小的(如图1C中示意性绘出)。
对于液体半导体前体(如环戊硅烷(CPS))，接触角可取决于表面基底材料而在10°到35°之间变化。例如，在室温下使用Si2N3作为表面基底材料时，测得大约33.4°的接触角。当将从TEOS沉积的热氧化物或SiO2用作表面基底材料时，测得大约12°到18°之间的较低接触角。
表面改性技术可用来增大或减小CPS的接触角。例如，在实施例中，SiO2的短HF浸渍(0.55%HF，4分钟)可用来通过使接触角减小几度来增大润湿性能。在另一个实施例中，与形成凹部的材料相关联的对墨亲和性可控制为将材料暴露于CF4/O2等离子体，如在US2005/0170076中所描述。
在另一个实施例中，基底温度可用来控制凹部中的墨的润湿。这可与任何前述的表面加工结合使用。例如，由CPS的基底表面的可润湿性可通过升高基底温度来增大，尤其是在与表面加工(如，短HF蚀刻(HF浸渍))结合时。例如，在75℃左右的基底温度下对于TEOSSiO2测量到大约5°的接触角。
图1C绘出了根据本发明的实施例的凹部区域中的亚微米结构。该结构可通过下列方式形成：例如，使用如图1B中所绘出的刮片技术以墨来填充模板层的凹部，并且使填充的凹部经历退火步骤。
在一个实施例中，墨可包括液体半导体前体和溶剂。在200℃到400℃之间(优选地250℃到350℃之间)选择的温度下在惰性气氛中的退火步骤期间，溶剂将开始蒸发，引起液体朝侧壁流动，以便墨的至少相当大的部分将在远离凹部的中心的沿侧壁的区域中集中(“钉住”)。由于毛细管力，故相当大量的墨将被拉向侧壁且向上拉到侧壁之上。这样，凹部的中心的至少一部分将去湿，并且侧壁的至少一部分将以墨润湿，从而形成沿凹部的侧壁的亚微米(横截面)宽度w的窄墨丝112。在退火期间，半导体前体、金属前体或电介质前体可转变成固态半导体、金属或绝缘体。在使用硅烷基半导体前体(如CPS或CHS)的情况下，硅烷基前体可转变成非晶硅或(多)晶硅。
在另一个实施例中，可通过将感光(半导体)墨暴露于UV照射来实现沿凹部的侧壁形成半导体丝。如参考图1B所描述，感光半导体前体可包括通式SinXm的一种或多种硅烷化合物，如，CPS。墨可暴露于UV光下预定的时间，以便硅烷化合物中的至少一些由光聚合来转变成聚硅烷链。在此过程期间，墨的表面能量(或表面张力)可改变(增大)，从而导致接触角的改变(增大)。此改变可导致凹部内的墨的去湿性能上的改变。具体而言，聚合过程引起液体朝侧壁流动，以便墨的至少相当大的部分将集中于远离凹部的中心的沿侧壁的区域中。由于毛细管力，故大量墨将朝向且向上拉到侧壁上。这样，沿缺口的侧壁的亚微米横截面宽度的墨丝形成，并且凹部的底表面的中心被去湿。此后，包含墨丝的聚硅烷可使用退火步骤转变成非晶硅，例如，在200℃到400℃之间(优选地250℃到350℃之间)的温度下在惰性气氛中使用热板的退火步骤。退火周期可从1分钟到五小时之间的范围选择。
在又一个实施例中，纯非UV照射的硅烷化合物可使用，以便形成沿凹部的侧壁的亚微米宽度的墨丝。在150℃到400℃之间(优选地200℃到350℃之间)选择的温度下的硅烷化合物的退火可引起液体朝侧壁流动，以便墨丝的至少相当大的部分将集中于远离凹部的中心的沿侧壁的区域中。由于毛细管力，故相当大量的墨将朝向且向上拉到侧壁上。尽管非UV照射硅烷的(体积)沸点典型地为低于退火温度，但毛细管力能够在足量时间内保持足够量的硅烷沿侧壁钉住，以允许硅烷化合物转变成沿凹部的侧壁定位的非晶硅丝。
因此，在上述实施例中，支承基底的顶部表面上或顶部表面中的模板结构使能够使用墨来形成亚微米固态(例如，半导体)结构。沿凹部的侧壁的固态(半导体)丝(线)可通过由墨来受控地润湿凹部的侧壁而形成。侧壁的高度和角度定向以及靠着侧壁集中的墨的量确定了丝的横截面大小(宽度)。在实施例中，该方法可用来形成丝，其具有20nm到800nm之间的横截面大小，优选地50nm到600nm之间，更优选地100nm到500nm之间可形成。
尽管图1A-1C绘出了形成纵向结构，但技术人员将清楚的是，本发明允许通过简单地调整模板层中的凹部结构的外部轮廓来允许形成亚微米电介质、半导体和/或金属结构，它们具有不同形状，例如包括(部分)矩形、圆形、三角形或它们的组合。另外，金属或电介质亚微米丝可以以类似的方式使用液体电介质前体或金属前体代替液体半导体前体(如硅烷化合物)来形成。
当形成如上文参考图1A-1C所描述的非晶硅亚微米结构时，该结构可进一步暴露于来自光源的光，光源在100nm到800nm之间(优选地200nm到400nm之间)选择的范围内发射。此类光源可包括高压和低压水银灯、稀土气体放电灯、YAG激光器、氩激光器、受激准分子(excimer)激光器等。暴露于此类照射可将非晶硅转变成多晶硅。典型地，用于转换成多晶硅的能量密度可在50mJ/cm2到1200mJ/cm2之间的范围中选择。
另外，多晶硅丝可掺杂有硼或磷，以便提供100cm2/Vs左右或更大的载流子迁移率。掺杂可通过在将涂布的非晶硅丝暴露于光之前将高度掺杂的旋涂(spin-on)玻璃(SOG)或旋涂掺杂剂(SOD)层施加到非晶硅丝上来实现。
备选地，在另一个实施例中，可使用包括掺杂剂的液体半导体前体。在实施例中，半导体前体可包括由通式SiiXjYp表示的一种或多种掺杂硅烷化合物，其中X表示氢原子和/或卤素原子，并且Y表示硼原子或磷原子；其中i表示3或更大的整数；j表示选自由i和2i＋p＋2限定的范围的整数；且p表示选自由1和i限定的范围的整数。
在又一个实施例中，与丝有电接触的一种或多种金属(例如，银)接触垫(或连结垫)可沉积在基底上，以便提供给至导电半导体(多晶硅)丝的电连接。
因此，根据上文，以下是本发明提供了一种用于使用液体半导体前体、电介质前体或金属前体来在有图案的基底上形成亚微米结构的模板辅助方法。过程步骤包括简单涂布和退火步骤，它们不需要昂贵的真空沉积和/或蚀刻技术。基底的表面上或基底之上的模板层中的微米尺寸的模板结构以便形成亚微米金属结构、电介质结构和/或半导体结构。模板结构可由已知的微米压印或印刷技术形成，因此使根据本发明的方法特别适用于廉价且高产量的卷对卷处理。
图2A绘出了根据本发明的实施例的形成在凹部区域中的亚微米硅结构的顶视图的照片。如参考图1A-1C所描述，凹部可通过将模板层(例如，TEOS层)在基底上形成图案来形成。在此具体示例中，凹部区域可包括连接第一区域216和垫区域218的沟道区域214，其中沟道区域为大约5微米宽、7微米长和250nm高。包括凹部的基底的表面通过使基底在8分钟内暴露于500W氧等离子体来经历氧化步骤。等离子可改变(增加)凹部中的表面的粗糙度至可实现非晶硅至基底的改善的粘附。
样本在手套箱(MBRAUNGmbH手套箱，带有气体净化平台MB20/MB200)内部传递，这有利于大致无氧的环境(氧水平＜1ppm)。凹部使用刮片涂布技术来以纯CPS填充。在填充凹部之后，基底暴露于UV光(UVAHAND250GS)达两分钟，以便使CPS光聚合。UV光具有范围从320nm到400nm的波长轮廓，其中峰值在大约370nm处。在实施例中，CPS可在选自1到30分钟之间(优选地2到20分钟之间)的周期内暴露于UV。
在UV曝光期间，凹部区域中的剩余CPS聚合成更高级的聚硅烷。由于UV曝光，凹部区域中的CPS的润湿性能改变，引起凹部的沟道区域214的底表面的中心部分去湿，并且引起凹部的侧壁由墨润湿。这样，亚微米横截面大小的聚硅烷墨丝212可沿缺口的侧壁形成。
在此具体示例中，丝的宽度w为大约700nm到800nm，并且丝的最大高度为大约250nm(类似于凹部的高度)。丝的宽度可由UV曝光时间、基底温度、预定表面处理、用于缺口的侧壁和底表面的材料的选择及/或凹部的几何形状(例如，侧壁和/或底表面的定向)来控制。基于这些参数，硅丝的宽度可控制在50nm到800nm之间，优选地100nm到600nm之间，更优选地在150nm到500nm之间。
结构随后可通过将其在大致无氧的环境中暴露于350℃的温度1小时来退火，以便使非晶硅丝中的聚硅烷丝转变，并且非晶硅可使用激光照射(例如，XeCL受激准分子激光器)来转变成多晶硅。用于转变成多晶硅的典型能量密度为在50mJ/cm2到1200mJ/cm2之间选择。去湿区域中的多晶硅的残留可存在，并且可使用基于HF和HNO3的混合物的短湿蚀刻来除去。
在实施例中，亚微米多晶硅丝可掺杂硼或磷，以便使它们为导电的，并且(例如，铝)接触垫可沉积在垫区域上。这样，可实现如图2B中绘出的纳米丝装置。纳米丝装置可包括两个金属接触垫216、218，它们由一个或多个(在此情况下两个)掺杂的多晶硅纳米线212来电连接。基于该过程，可实现在两个接触垫之间的包括多个平行纳米线的导电沟道。另外，一个或多个亚微米宽多晶硅丝可在半导体沟道区域之上制成，以便实现带有小的栅长的TFT，这对于高频应用是需要的。
图3A-3C呈现了各种亚微米硅结构的顶视图的照片和根据本发明的各种实施例的拍照结构的相关联的示意性横截面。图3A呈现了基底的顶视图的照片，包括在基底的顶部表面上的模板结构。该模板结构可包括不同大小的凹部。凹部可具有250nm的深度，以及可在500nm到5微米之间变化的宽度。亚微米非晶硅结构，其中通过向模板结构涂布具有大约200nm的厚度的CPS的层(没有任何溶剂)来形成。刮片用来在有图案的表面至上扫过，以便使凹部区域以墨填充或至少部分地填充，并且除去多余的CPS。在该具体情况中，凹部以非UV照射的CPS来填充。此后，包括CPS填充的凹部的基底在大致无氧的环境中在350℃的温度下退火1小时。令人惊讶的是，在退火期间，亚微米非晶硅结构在凹部中形成。
具体而言，如图3B中示意性地绘出，在亚微米宽度204的凹部中，非晶硅302几乎完全地填充凹部。另外，在(若干)微米宽度308的凹部中，亚微米非晶硅丝306靠着凹部的侧壁在边缘中形成，而凹部的底部的其余部分大致没有非晶硅，如图3C中示意性地绘出。
此结果是令人惊讶的，因为CPS的(体积)沸点为194℃。因此，当在250℃的350℃之间的温度下使CPS退火时，所预期的是：在任何非晶硅可在基底的表面上形成之前，CPS将蒸发。然而，实验数据显示具有300nm到600nm之间的宽度的非晶硅丝沿相对宽的凹部(一微米和更大)的边缘形成，并且小的亚微米凹部几乎完全以非晶硅填充。
这些结果显示：在退火期间，由于毛细管力，相当大量的CPS侧壁朝向侧壁且靠着侧壁向上拉。显然，对于相对宽的凹部，毛细管力能够在足够的时间周期内保持足量的CPS靠着侧壁钉住，以便由此累积的CPS可转变成非晶硅。同样可应用于亚微米凹部，其中毛细管力在亚微米凹部中钉住CPS，从而使CPS能够在CPS蒸发之前转变成非晶硅。
另外，几乎没有到没有材料在远离侧壁的凹部中发现。另外，模板结构的顶部表面大致没有多余材料，说明在那些区域中CPS确实蒸发了。因此，以纯CPS涂布模板结构且在250℃到350℃之间的温度下使CPS退火导致了在凹部中形成非晶硅亚微米结构，同时其余的模板结构大致没有CPS和/或非晶硅材料。
图4A和4B绘出了包括在基底的表面上方延伸的台面(即，柱或堆)的结构基底的顶视图的照片，以及拍照结构的相关联的示意性横截面。台面可具有大约250nm的高度和一微米的宽度。结构表面可涂布有CPS的层，并且以与图参考图3A-3C所描述的方法类似的方法来退火。
照片清楚地指出了围绕各个台面412(图4B中图示了示意性横截面)的窄(亚微米)非晶硅丝410(环)，而表面的其余部分大致没有(多余的)非晶硅。因此，也在此情况下，非晶硅结构可使用非UV照射的CPS的层的退火来围绕台面形成，非UV照射的CPS的层设在提供有模板结构的基底的表面之上。图2A-2E中的结果可用来在如参考图1A-1E所描述的形成亚微米多晶硅结构的过程和装置中使用。
因此，基于上述过程，柔性基底上的亚微米横截面大小的半导体结构可使用通过墨的受控(去)润湿模板结构而形成。亚微米半导体丝可靠着在基底表面中的凹部的侧壁形成，或靠着延伸出基底表面的台面的侧壁形成。凹部或台面可起作用为模板，其有助于形成半导体丝形成，半导体丝与模板结构准确地对齐。这些模板结构可在一个或多个进一步的过程步骤中使用，以便形成对齐的薄膜结构。这样，小特征尺寸(优选地在20nm到400nm之间(优选地40nm到200nm之间)的范围内的亚微米特征尺寸)以及高对齐准确性两者都可实现。
模板结构的受控润湿可用来作为用于制造自动对齐的亚微米结构的简单低温过程的基础，而不需要当前技术水平的纳米光刻技术或(基于真空的)各向异性蚀刻过程。其中一个或多个窄的墨丝被钉在有图案的模板层中的凹部区域的侧壁上的润湿形态在将纳米等级半导体、电介质或金属结构和电子装置形成在柔性基底上中可用作基础。
图5-7绘出了用于形成模板结构的各种过程，这些过程允许控制根据本发明的各种实施例的由墨对凹部的(去)润湿。图5A-5D绘出了根据本发明的实施例的用于在支承基底上形成模板结构的方法，其中凹部的侧壁的材料具有高的对墨亲和性。例如，在一个实施例中，第一模板层502可设在支承基底500之上，其中墨具有对第一层的材料的高亲和性(此材料可称为高亲和性材料)。此后，第二模板层504可形成在第一模板层上，其中墨具有对第二层的材料的低亲和性(此类材料可称为低亲和性材料)。此后，一个或多个开口506可形成在第二模板层中，从而露出第一模板层。适合的蚀刻步骤可用来使第一模板层开口，直至支承基底。这样，模板结构可形成为包括一个或多个凹部和/或台面508，一个或多个凹部和/或台面508包括高亲和性材料的侧壁和低亲和性材料的顶部表面。
模板结构可以以参考图1A-1C所描述的类似方式来处理。例如，在以墨涂布模板结构之后，刮片技术可用来至少部分地以墨510填充凹部，如图5C中所绘出。涂布的模板结构然后可经历热和/或光退火。在退火期间，相当大部分的墨可累积且钉到侧壁的高亲和性材料上。这样，当使用半导体墨(如CPS或CHS)时，亚微米非晶或(多晶)硅丝512可沿凹部中的侧壁形成。另外，在退火期间，远离侧壁的凹部的中心区域可去湿，以便没有或非常少的硅形成在凹部的中心部分处。因此，模板层可包括若干薄膜层，若干薄膜层选择成具有某些润湿性质，以便凹部内部和/或外部的墨的(去)润湿性能可受控。
图6A-6D绘出了根据实施例的用于形成在支承基底上的模板结构的方法，其中凹部的底部构造成以便使亚微米结构能够受控形成在凹部中和/或靠着台面形成。该过程可以以在支承基底上形成模板层来开始。凹部606可形成，其中凹部的底部是成角的。具体而言，底部的中心部分在比沿侧壁的部分高的水平面上，使得侧壁与底部之间的角小于90°。这样，槽608沿侧壁形成，其允许墨在其中累积和浓缩。因此，在以与参考图1A和1B所描述的类似方法来以墨610填充凹部之后。然后，在退火期间，侧壁的润湿和凹部的中心区域的去湿可通过成角的底部来加强，以便(横截面)亚微米结构更有效地沿槽的侧壁形成。
所提出的是可使用许多不同的模板拓扑形状，以便提供亚微米结构在凹部中和/或靠着台面的受控形成。例如，在图7A的实施例中，凹部中的倾斜侧壁可形成V形凹部702。在墨填充的V形凹部的退火期间，单个亚微米结构704可形成在V形凹部的底部处，其中成角的侧壁将墨钉在凹部的底部处。在图7B的实施例中，台面706可形成在模板层中。接近台面侧壁的底部可具有小于90°的角。这样，槽沿侧壁形成，其允许墨在其中累积和浓缩。这样，亚微米结构708可靠着台面的侧壁形成。
因此，可使用简单微米压印技术形成的图6和7中的微米尺寸模板结构允许通过涂布模板结构和模板结构的多部分上的墨的可控(去)润湿来可控地形成亚微米(纳米尺寸)结构。
图8A-8F绘出了根据实施例的用于在支承基底上形成模板结构的方法，其中凹部和/或台面的侧壁与底部成角定向，该角为小于90°。图8A绘出了过程的开始，其中第一层802形成在支承基底800上。进一步的第二层804可形成在所述第一层上，并且开口806可使用适合的蚀刻步骤形成在所述第二层中，使得第一层的多部分806露出。然后，有图案的第二层802可用作蚀刻停止层，以便在第一层中形成开口808(例如，孔)，使得支承基底的一部分露出，如图8B中所绘出。第一层中的开口可使用各向同性蚀刻来形成，以便第一层中的开口(孔)可具有倾斜的侧壁。通过在结构层上施加涂层且使用刮片技术以便除去多余材料(图8C)，孔可填充有电介质前体808，例如，TEOS。退火步骤可用来凝固电介质前体。此后，第一层和第二层可使用适合的蚀刻过程来除去，并且进一步的退火步骤可用来将电介质转变成固态电介质材料。这样，可形成在包括从TEOS台面结构812沉积的SiO2的支承件的顶部上的模板结构，其中侧壁与台面的底部之间的角814小于90°(图8D)。
模板结构可如图8E中所绘出的那样以墨816来涂布。此后，涂布的模板结构可热退火。在退火期间，毛细管力将墨朝向且靠着台面结构的倾斜侧壁向上拉起(以如图4B中所绘出的类似方式)。这样，自对齐的亚微米结构818(例如，(多晶)硅亚微米结构)可靠着围绕整个台面的倾斜侧壁形成，如图8F中所绘出。这样，自对齐的(圆形或环型)半导体亚微米结构可形成，其可形成TFT结构的栅和/或源(source)的(至少)一部分。
图9A-9I示意性地绘出了根据本发明的实施例的用于制造半导体装置的至少一部分的过程。图9A绘出了在薄膜堆叠906、914、916上的模板结构，薄膜堆叠906、914、916设在支承基底904上。在实施例中，支承基底可包括塑料箔。在一个实施例中，塑料材料可为选自以下的一者：聚(对苯二甲酸乙二醇酯)(PET)、聚(萘二乙酸乙二醇酯)(PEN)、基于聚酰亚胺的箔和/或其衍生物。
在一个实施例中，塑料箔可由适合的阻挡层906(包括SiO2和/或Si2N3层)覆盖。阻挡层可以以半导体层914(例如，(多晶)硅层)覆盖。半导体层可用作TFT结构的沟道半导体。半导体层可以以薄绝缘层(例如，SiO2或Al2O3)覆盖，薄绝缘层可用作栅绝缘体。
绝缘层可使用适合的低温沉积过程来形成，包括涂布过程或在大气压力下的组合沉积和氧化过程。在绝缘层的顶部上，有图案的模板结构902可形成，包括一个或多个凹部区域908。在实施例中，凹部区域可由模板层的薄膜侧壁限定，并且凹部的底部可由绝缘层916的顶部表面形成。有图案的模板结构可包括一个或多个凹部区域，一个或多个凹部区域可以以上文参考图1A所描述的类似方式形成。
此后，在图9B中，包括液体半导体前体(优选地IV族半导体前体)的墨可以以参考图1B所描述的类似方式来施加到有图案的薄膜层的表面上。在一个实施例中，液相半导体前体可包括环硅烷基前体。在另一个实施例中，环硅烷基前体可包括环戊硅烷(CPS)。在又一个实施例中，环硅烷基前体可包括环已硅烷(CHS)。CPS或CHS可通过使用与UV和/或微波照射结合的适合的低温退火来转变成固相非晶硅。
为了维持CPS的良好润湿性质且实现提供了结构模板层的良好覆盖的液体硅层，可使用非UV暴露的li-Si。在以液体硅层涂布模板层之后，刮片可用来扫过表面。此操作将刮除多余的li-Si，并且以li-Si910来填充凹部区域的至少一部分。
此后，亚微米半导体结构可形成在凹部中，如图9C中所绘出。在实施例中，液体硅层可暴露于UV光911，UV光911可至少部分地将li-Si聚合成聚硅烷，聚硅烷具有升高的沸点，以便li-Si对于随后的热退火中的操控更稳定。如果主动光致抗蚀剂用来用于有图案的模板层，则UV曝光将引起DNQ分解成Novolac，故曝光的光致抗蚀剂部分可在随后的显影(development)步骤中容易地除去。
以UV光照射凹部区域中的液体硅预定量的时间(例如，5到30分钟)可改变li-Si的表面能量(或表面张力)，并且结果改变接触角。这样，li-Si将浓缩于且钉在凹部区域的侧壁的至少一部分上，同时凹部区域的中心区域去湿。浓缩于凹部的侧壁处的li-Si可形成聚硅烷丝，其中丝(线)912的宽度可具有亚微米横截面大小。由此形成的丝大致小于凹部区域的宽度，凹部区域可使用常规微米压印来形成。如下文更详细描述那样，亚微米丝结构可用来形成亚微米栅长度的TFT栅。
所提出的是，上述UV曝光步骤是可选的。在另一个实施例中，包括li-Si涂布的模板结构的支承基底可使用在200℃到350℃之间选择的退火温度来退火。在该情况下，非晶硅亚微米结构可沿在凹部区域中的侧壁以参考图3所描述的类似方式来形成。
热退火可与UV曝光和/或微波照射处理913(图9D，仅示出一个丝)结合，以便栅结构912的聚合硅-卤化物材料可在降低的退火温度下转变成非晶硅。
在将li-Si转变成a-Si之后，有图案的模板层的至少一部分可通过适合的除去步骤来除去。在实施例中，如果SiO2用于模板层，则HF溶液可用作润湿蚀刻剂。在另一个实施例中，如果光致抗蚀剂用于有图案的牺牲层，则适合的显影剂(developer)可用来除去抵抗材料。这样，包括非晶硅线912的亚微米栅结构可形成在栅绝缘层上,如图9E中所绘出。栅区域外部的栅绝缘体可随后使用适合的湿蚀刻(图9F)来除去，从而露出在栅结构的两侧上的多晶硅区域。
此后，在一个实施例中，可选的脱氢步骤可执行，以便减小栅结构的非晶硅中的氢浓度(图9G)。氢浓度的减少可为有用的，以便避免在结晶步骤期间由于过多的氢逸出引起的硅喷发。在一个实施例中，脱氢步骤可通过使用激光器或闪光灯在电磁光谱的适合部分中来发出的光来使栅结构和源漏(drain)区域的非晶硅退火而执行。在实施例中，光可为选自200nm到800nm之间的波长。在另一个实施例中，脉冲(受激准分子)激光(308nm，250ns)可用于脱氢退火。在50mJ/cm2到300mJ/cm2之间的范围中的低能量密度的多射出(shot)激光照射820可使用，以便将氢818扩散出非晶硅。这样，非晶硅中的氢浓度可从大约10at%到20at%减小到低于5at%的浓度。在一个实施例中，能量密度可为从第一能量密度值(例如，10、20、30、40或50mJ/cm2)逐渐增大至第二能量密度值(例如，50、100、150、200、250或300mJ/cm2)。在另一个实施例中，用于各个能量密度的射出的数目可从第一射出数目(例如，100、80、60、40、20或10次射出)减小到第二射出数目(例如，5、4、3、2或1次射出)。
为了限定源和漏区域且实现高导电多晶硅栅，适合的掺杂剂源可沉积在结构上。例如，在一个实施例中，源、漏和栅区域可由高掺杂旋涂玻璃(SOG)或旋涂掺杂剂(SOD)层920覆盖(图9H)。
然后，非晶硅可以以脉冲激光924照射，带有在300mJ/cm2到1200mJ/cm2之间的范围中的能量密度。由于SOG对于激光是透明的，故光主要由栅硅和硅源漏区域吸收。因此，激光射出可局部地加热露出区域，以便掺杂物扩散到形成掺杂区域928的硅层中，掺杂区域928可起作用为源漏区域和掺杂的硅栅结构。另外，在使用带有足够的能量密度的激光脉冲时，在栅结构的非晶硅中的吸收热将局部地熔化非晶硅，并且使其结晶成掺杂的多晶Si。在形成掺杂区域和栅结构结晶之后，金属电极将(?)连接到源区域和漏区域上，并且连接到硅栅结构(未示出)上。这样，主要的基本TFT结构完成(图9I)。
将理解的是，本发明不限于这些描述，而是还可包括如下文所描述的实施例。一方面，本发明可涉及一种用于制造亚微米半导体结构的方法，其包括：在支承基底之上形成至少一个模板层；在所述模板层中形成一个或多个模板结构，优选地一个或多个凹部和/或台面，所述一个或多个模板结构包括一个或多个边缘；以液体半导体前体(优选地液体硅前体)来涂布所述一个或多个模板结构的至少一部分；以及，使所述液体半导体前体涂布的模板结构退火和/或暴露于光，其中在所述退火和/或曝光期间，所述液体半导体前体的一部分由毛细管力通过靠着所述一个或多个边缘的至少一部分来累积，所述退火和/或曝光将所述累积的液体半导体前体转变成沿所述一个或多个边缘的至少一部分延伸的一个或多个亚微米半导体结构，优选地一个或多个亚微米半导体线。
在一个实施例中，所述一个或多个边缘限定凹部和/或台面的至少一部分，其中所述凹部的深度和/或所述台面的高度在20nm到2000nm之间选择，优选地40nm到1000nm，更优选地50nm到500nm之间；且/或其中所述一个或多个凹部和/或台面的宽度选自40nm到5000nm之前的范围，优选地80nm到2000nm之间的范围，更优选地100nm到1000nm之间的范围。
在实施例中，所述一个或多个边缘限定一个或多个面，其中所述一个或多个面与所述模板层的顶部表面之间的角度为选自30度到120度之间的范围。
在实施例中，所述一个或多个凹部和/或台面的拓扑构造成使得所述液体半导体前体由所述毛细管力靠着所述一个或多个边缘的所述累积受到刺激。
在实施例中，所述一个或多个凹部具有大致梯形、矩形或三角形(V形)的横截面。
在实施例中，所述模板层包括至少第一模板层和第二模板层，其中第一模板层包括具有比所述第二模板层的材料对液体半导体前体的亲和性更高的亲和性的材料。
在实施例中，所述退火包括使所述涂布的模板结构的至少一部分暴露于比所述液体半导体前体的沸腾温度更高的温度。
在实施例中，所述退火包括使所述涂布的模板结构的至少一部分暴露于选自150℃到350℃之间的范围的温度，优选地180℃到340℃之间，更优选地200℃到320℃之间。
在实施例中，所述曝光包括使所述一个或多个涂布的模板结构的至少一部分暴露于包括选自200nm到800nm之间的范围的一个或多个波长的光；且/或使所述一个或多个涂布的模板结构的至少一部分暴露于与在10mJ/cm2到1000mJ/cm2的范围中选择的能量密度相关联的光，优选地20mJ/cm2到600mJ/cm2，更优选地40mJ/cm2到600mJ/cm2。
在实施例中，所述方法还包括：以液体硅前体或掺杂的液体硅前体来涂布所述模板结构的至少一部分，优选地，所述液体硅前体由通式SinXm限定，其中X为氢；n为5或更大的整数，优选地5到20之间的整数；且m为等于n、2n-2、2n或2n＋1的整数；更优选地，所述液体硅前体包括环戊硅烷(CPS)和/或环已硅烷；且优选地，所述掺杂的液体硅前体由通式SiiXjYp限定，其中X表示氢原子和/或卤素原子，并且Y表示硼原子或磷原子；其中i表示3或更大的整数；j表示选自由i和2i＋p＋2限定的范围的整数；且p表示选自1和i限定的范围的整数。
在实施例中，所述方法包括：使所述涂布的模板结构在高于150℃的温度下退火，优选地在180℃到350℃之间选择的温度下，更优选地在200℃到320℃之间选择的温度下，用于将所述液体硅前体的至少一部分转变成非晶硅。
在实施例中，所述方法包括：使所述涂布的模板结构暴露于光，优选地，包括选自200nm到800nm之间的一个或多个波长的光，以用于将所述液体硅前体的至少一部分转变成固态硅，优选地非晶硅、多晶硅、微米晶硅或纳米晶硅。
在实施例中，形成所述一个或多个模板结构包括：通过以液体前体涂布所述支承基底的表面来形成模板层，优选地，所述液体前体包括聚合物、金属前体或金属氧化物电介质前体；使所述模板层退火；使用压印技术(优选地微米压印或纳米压印技术)来将所述模板结构的至少一部分形成到所述模板层中。
在实施例中，其中所述支承基底包括：柔性基底层，优选地金属、陶瓷或塑料基底层；设在所述柔性基底层的至少一部分上的半导体层，优选地所述半导体层包括非晶硅、多晶硅、微米晶硅或纳米晶硅；设在所述半导体层的至少一部分上的栅绝缘层，其中所述模板层形成在所述栅绝缘层的至少一部分之上。
在实施例中，所述方法包括：掺杂所述半导体亚微米结构的至少一部分。
在实施例中，所述方法包括：形成电连接所述亚微米半导体结构的一个或多个接触电极，优选地一个或多个金属接触电极。
在实施例中，所述亚微米半导体结构用作薄膜晶体管的亚微米半导体沟道或亚微米栅。
在实施例中，所述亚微米半导体结构包括靠着所述一个或多个边缘的至少一部分形成的一个或多个亚微米半导体线(丝)，所述半导体线具有在20nm到800nm之间的范围中选择的横截面大小，优选地50nm到600nm之间，更优选地100nm到500nm之间。
在另一方面中，本发明可涉及半导体亚微米结构，优选地可通过如上文所描述的方法获得，包括：在柔性支承基底上的模板层，优选地塑料基底，所述模板层包括一个或多个模板结构，一个或多个模板结构包括一个或多个凹部和/或台面，其中所述凹部和/或台面包括一个或多个侧壁；其中所述凹部的深度和/或所述台面的高度选自40nm到800nm之间的范围，优选地50nm到700nm，更优选地60nm到600nm之间；且其中至少一个亚微米半导体线靠着所述一个或多个凹部和/或台面的所述一个或多个侧壁布置，优选地所述亚微米半导体线包括(氢化)非晶硅或(氢化)(多晶)硅。
将理解的是，与任一实施例相关联描述的任何特征都可单独使用，或与所描述的其它特征结合使用，并且还可与任何其它实施例的一个或多个特征或任何其它实施例的任何组合来结合使用。另外，上文并未描述的等同物和改型也可采用，而不会脱离在所附权利要求书中限定的本发明的范围。

Claims (18)

1.用于制造亚微米半导体结构的方法，其包括：
在支承基底之上形成至少一个模板层；
在所述模板层中形成一个或多个模板结构，优选地一个或多个凹部和/或台面，所述一个或多个模板结构包括在所述模板层中的一个或多个边缘；
以液体半导体前体，优选地液体硅前体，来涂布所述一个或多个模板结构的至少一部分；以及
使所述液体半导体前体涂布的模板结构退火和/或暴露于光，其中在所述退火和/或曝光期间，所述液体半导体前体的一部分通过毛细管力靠着所述一个或多个边缘的至少一部分来累积，所述退火和/或曝光将所述累积的液体半导体前体转变成沿所述一个或多个边缘的至少一部分延伸的一个或多个亚微米半导体结构。
2.根据权利要求1所述的方法，其中，所述一个或多个边缘限定凹部和/或台面的至少一部分，其中所述凹部的深度和/或所述台面的高度在20nm到2000nm之间选择，优选地40nm到1000nm，更优选地50nm到500nm之间；且/或其中所述一个或多个凹部和/或台面的宽度选自40nm到5000nm之间的范围，优选地80nm到2000nm之间，更优选地100nm到1000nm之间。
3.根据权利要求1或权利要求2所述的方法，其中，所述一个或多个边缘限定一个或多个面，其中所述一个或多个面与所述模板层的顶部表面之间的角度从30度到120度之间的范围选择。
4.根据权利要求1至权利要求3中任一项所述的方法，其中，所述一个或多个凹部和/或台面的拓扑形状构造成使得所述液体半导体前体通过所述毛细管力靠着所述一个或多个边缘的所述累积受到刺激。
5.根据权利要求1至权利要求4中任一项所述的方法，其中，所述一个或多个凹部具有大致梯形、矩形或三角形(V形)的横截面。
6.根据权利要求1至权利要求5中任一项所述的方法，其中，所述模板层包括至少第一模板层和第二模板层，其中所述第一模板层包括具有比所述第二模板层的材料对所述液体半导体前体的亲和性更高的亲和性的材料。
7.根据权利要求1至权利要求6中任一项所述的方法，其中，所述退火包括使所述涂布的模板结构的至少一部分暴露于比所述液体半导体前体的沸腾温度更高的温度。
8.根据权利要求1至权利要求7中任一项所述的方法，其中，所述退火包括使所述涂布的模板结构的至少一部分暴露于从150℃到350℃之间的范围选择的温度，优选地180℃到340℃之间，更优选地200℃到320℃之间。
9.根据权利要求1至权利要求8中任一项所述的方法，其中，所述曝光包括使所述一个或多个涂布的模板结构的至少一部分暴露于包括从200nm到800nm之间的范围选择的一个或多个波长的光；且/或使所述一个或多个涂布的模板结构的至少一部分以在10mJ/cm2到1000mJ/cm2的范围中选择的能量密度相关联的光来暴露，优选地20mJ/cm2到600mJ/cm2，更优选地40mJ/cm2到600mJ/cm2。
10.根据权利要求1至权利要求9中任一项所述的方法，其中，所述方法包括：
以液体硅前体或掺杂的液体硅前体来涂布所述模板结构的至少一部分，
优选地，所述液体硅前体由通式SinXm限定，其中X为氢；n为5或更大的整数，优选地5到20之间的整数；且m为等于n、2n-2、2n或2n＋1的整数；更优选地，所述液体硅前体包括环戊硅烷(CPS)和/或环已硅烷；以及
优选地，所述掺杂的液体硅前体由通式SiiXjYp限定，其中X表示氢原子和/或卤素原子，并且Y表示硼原子或磷原子；其中i表示3或更大的整数；j表示选自由i和2i＋p＋2限定的范围的整数；且p表示选自由1和i限定的范围的整数。
11.根据权利要求10所述的方法，包括：
使所述涂布的模板结构在高于150℃的温度下退火，优选地在180℃到350℃之间选择的温度下，更优选地在200℃到320℃之间，以用于将所述液体硅前体的至少一部分转变成非晶硅。
12.根据权利要求10或权利要求11所述的方法，其中，所述方法包括：
使所述涂布的模板结构暴露于光，优选地包括在200nm到800nm之间选择的一个或多个波长的光，以用于将所述液体硅前体的至少一部分转变成固态硅，优选地非晶硅、多晶硅、微米晶硅或纳米晶硅。
13.根据权利要求1至权利要求12中任一项所述的方法，其中，形成所述一个或多个模板结构包括：
通过以液体前体涂布所述支承基底的表面来形成模板层，优选地，所述液体前体包括聚合物、金属前体或金属氧化物电介质前体；
使所述模板层退火；
使用压印技术，优选地微米压印或纳米压印技术，来将所述模板结构的至少一部分形成到所述模板层中。
14.根据权利要求1至权利要求13中任一项所述的方法，其中，所述支承基底包括：
柔性基底层，优选地金属、陶瓷或塑料基底层；
设在所述柔性基底层之上的半导体层，优选地，所述半导体层包括非晶硅、多晶硅、微米晶硅或纳米晶硅；
设在所述半导体层之上的栅绝缘层，其中所述模板层形成在所述栅绝缘层之上。
15.根据权利要求1至权利要求14中任一项所述的方法，其中，所述方法包括：
掺杂所述半导体亚微米结构的至少一部分。
16.根据权利要求1至权利要求15中任一项所述的方法，其中，所述方法包括：
形成电连接所述亚微米半导体结构的一个或多个接触电极，优选地一个或多个金属接触电极。
17.根据权利要求1至权利要求16中任一项所述的方法，其中，所述亚微米半导体结构用作薄膜晶体管的亚微米半导体沟道或亚微米栅。
18.一种半导体亚微米结构，优选地能通过根据权利要求1至权利要求17中任一项所述的方法获得，包括：
柔性支承基底上的模板层，优选地塑料基底，所述模板层包括一个或多个模板结构，一个或多个模板结构包括一个或多个凹部和/或台面，其中所述凹部和/或台面包括一个或多个侧壁；
其中所述凹部的深度和/或所述台面的高度选自40nm到800nm之间的范围，优选地50nm到700nm，更优选地60nm到600nm之间；以及
其中至少一个亚微米半导体线靠着所述一个或多个凹部和/或台面的所述一个或多个侧壁布置，优选地所述亚微米半导体线包括(氢化)非晶硅或(氢化)(多晶)硅。
CN201480018329.9A 2013-01-29 2014-01-28 使用液体前体制造亚微米结构 Pending CN105264664A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
NL2010199A NL2010199C2 (en) 2013-01-29 2013-01-29 Manufacturing a submicron structure using a liquid precursor.
NL2010199 2013-01-29
PCT/NL2014/050045 WO2014120001A1 (en) 2013-01-29 2014-01-28 Manufacturing a submicron structure using a liquid precursor

Publications (1)

Publication Number Publication Date
CN105264664A true CN105264664A (zh) 2016-01-20

Family

ID=47891865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480018329.9A Pending CN105264664A (zh) 2013-01-29 2014-01-28 使用液体前体制造亚微米结构

Country Status (8)

Country Link
US (1) US9620625B2 (zh)
EP (1) EP2951863A1 (zh)
JP (1) JP2016511536A (zh)
KR (1) KR20150120345A (zh)
CN (1) CN105264664A (zh)
HK (1) HK1220039A1 (zh)
NL (1) NL2010199C2 (zh)
WO (1) WO2014120001A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105948061A (zh) * 2016-04-29 2016-09-21 杭州同净环境科技有限公司 一种糖葫芦形超双疏复合材料的制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016068713A1 (en) 2014-10-30 2016-05-06 Technische Universiteit Delft Low-temperature formation of thin-film structures
JP6566313B2 (ja) * 2015-03-13 2019-08-28 パナソニックＩｐマネジメント株式会社 表示装置および発光装置
TWI637899B (zh) 2015-12-15 2018-10-11 村田製作所股份有限公司 微機電裝置和製造其之方法
KR102627321B1 (ko) * 2016-07-28 2024-01-19 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
RU2753172C2 (ru) * 2016-12-22 2021-08-12 Иллюмина, Инк. Устройство для выдавливания рельефа
JP2018110184A (ja) * 2017-01-04 2018-07-12 株式会社ジャパンディスプレイ 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976869A (zh) * 2005-02-10 2007-06-06 松下电器产业株式会社 用于维持微细结构体的结构体、半导体装置、tft驱动电路、面板、显示器、传感器及它们的制造方法
US20100301337A1 (en) * 2007-09-01 2010-12-02 Rider Christopher B Electronic device with self-aligned electrodes fabricated using additive liquid deposition

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03158242A (ja) * 1989-11-16 1991-07-08 Sharp Corp インクジェットプリンターヘッド
CN100530758C (zh) 1998-03-17 2009-08-19 精工爱普生株式会社 薄膜构图的衬底及其表面处理
CN1294626C (zh) 1999-03-30 2007-01-10 精工爱普生株式会社 硅膜的形成方法和喷墨用油墨组合物
US6861365B2 (en) 2002-06-28 2005-03-01 Hewlett-Packard Development Company, L.P. Method and system for forming a semiconductor device
CN1768001A (zh) * 2003-02-07 2006-05-03 纳米簇设备公司 模板化的团簇组成的丝
JP2005142474A (ja) * 2003-11-10 2005-06-02 Canon Inc 電界効果型トランジスタおよびその製造方法
WO2006110163A2 (en) * 2004-08-20 2006-10-19 Yale University Epitaxial growth of aligned algainn nanowires by metal-organic chemical vapor deposition
JP4316669B2 (ja) * 2006-06-07 2009-08-19 パナソニック株式会社 半導体素子の製造方法および電子デバイスの製造方法
WO2008024783A2 (en) * 2006-08-24 2008-02-28 The Regents Of The University Of California Lithographically patterned nanowire electrodeposition
JP5103957B2 (ja) * 2007-03-13 2012-12-19 コニカミノルタホールディングス株式会社 薄膜結晶の製造方法、有機薄膜トランジスタの製造方法
JP2010010411A (ja) * 2008-06-27 2010-01-14 Seiko Epson Corp 薄膜デバイス装置の製造方法
JP5604044B2 (ja) * 2009-01-09 2014-10-08 独立行政法人科学技術振興機構 高次シラン組成物および膜付基板の製造方法
JP5618599B2 (ja) 2009-04-10 2014-11-05 独立行政法人科学技術振興機構 パターンの形成方法
NL2007372C2 (en) * 2011-09-08 2013-03-11 Univ Delft Tech A process for the manufacture of a semiconductor device.
US8969149B2 (en) * 2013-05-14 2015-03-03 International Business Machines Corporation Stacked semiconductor nanowires with tunnel spacers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976869A (zh) * 2005-02-10 2007-06-06 松下电器产业株式会社 用于维持微细结构体的结构体、半导体装置、tft驱动电路、面板、显示器、传感器及它们的制造方法
US20100301337A1 (en) * 2007-09-01 2010-12-02 Rider Christopher B Electronic device with self-aligned electrodes fabricated using additive liquid deposition

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105948061A (zh) * 2016-04-29 2016-09-21 杭州同净环境科技有限公司 一种糖葫芦形超双疏复合材料的制备方法
CN105948061B (zh) * 2016-04-29 2018-03-23 杭州同净环境科技有限公司 一种糖葫芦形超双疏复合材料的制备方法

Also Published As

Publication number Publication date
KR20150120345A (ko) 2015-10-27
US20150380524A1 (en) 2015-12-31
JP2016511536A (ja) 2016-04-14
WO2014120001A1 (en) 2014-08-07
US9620625B2 (en) 2017-04-11
EP2951863A1 (en) 2015-12-09
HK1220039A1 (zh) 2017-04-21
NL2010199C2 (en) 2014-08-04

Similar Documents

Publication Publication Date Title
CN105264664A (zh) 使用液体前体制造亚微米结构
US9224600B2 (en) Method of manufacturing part of a thin-film device using an ink comprising a material precursor
KR101526021B1 (ko) 패턴화된 도체, 반도체 및 유전 물질을 위한 인쇄 공정
JP5692924B2 (ja) プリント不揮発性メモリ
Kim et al. Patterning of Flexible Transparent Thin‐Film Transistors with Solution‐Processed ZnO Using the Binary Solvent Mixture
CN1745487A (zh) 电子器件
TW201119110A (en) Fabrication method of organic thin-film transistors
KR101710862B1 (ko) 인쇄된 전자장치를 위한 인쇄-적합 디자인 및 레이아웃
TW200525592A (en) Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment
US8029852B2 (en) Contact printing oxide-based electrically active micro-features
WO2012161051A1 (ja) パターン構造体の製造方法
KR20150069788A (ko) 미세구리배선의 제조 방법 및 이를 이용한 트랜지스터제조방법
US9799752B1 (en) Method for forming a thin-film transistor
CN112018032A (zh) 一种阵列基板、其制备方法及显示面板
US20180122949A1 (en) Bottom-gate transistor formed in surface recess
CN111916338B (zh) 一种硅基纳米线、其制备方法及薄膜晶体管
JP4808824B1 (ja) パターン構造体の製造方法
JP2013089772A (ja) パターン構造体の製造方法
KR20160148129A (ko) 템플레이트 기반 무전해 증착법을 이용한 평판 전극 제조방법
KR20120077415A (ko) 산화물 반도체 형성용 조성물, 이를 이용한 잉크젯 프린팅 공정 및 상기 산화물 반도체 박막을 포함하는 전자 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1220039

Country of ref document: HK

WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160120

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1220039

Country of ref document: HK