CN105262463A - 一种时钟相位同步装置及方法 - Google Patents

Abstract

本发明实施例公开了一种时钟相位同步装置，所述装置包括：时间差计算单元以及相位调节单元；时间差计算单元包括逻辑单元串，逻辑单元串由若干个逻辑单元串联而成；时间差计算单元还包括计算模块，计算模块用于通过逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算测量信号和基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据逻辑结果确定测量信号的上升沿和基准信号的上升沿之间的时间差；相位调节单元，用于根据时间差得到测量信号和基准信号的相位差，并根据相位差调节测量信号的相位，实现测量信号的相位与基准信号相位同步。本发明实施例还公开了一种时钟相位同步方法。

Description

一种时钟相位同步装置及方法

技术领域

本发明涉及时钟同步领域，尤其涉及一种时钟相位同步方法及装置。

背景技术

在信息系统中，时钟同步技术的应用非常广泛，例如在英特网中，服务器需要记录来自不同客户端的信息，因此服务器的时间与各个客户端的时间需要同步，否则可能会出现错误的事件顺序。例如，在交通控制系统中，需要对各个交通工具的系统时钟进行同步，否则可能会造成交通混乱，带来安全事故。再例如，正电子发射断层扫描装置(PET)的探测器需要探测光子到达探测器模块的时间，从而判断是否为符合事件，如果探测光子的各个探测器模块的时间不同步，那么就无法判断是否为符合事件，也无法形成准确的反映人体脏器生理功能和结构的PET图像。

在信息系统中，时钟信息常常转换为交流电的脉冲信号，测量脉冲信号(以下简称测量信号)为需要被同步的时间的脉冲信号，基准脉冲信号(以下简称基准信号)为基准时间的脉冲信号，所述测量信号和所述基准信号同步的含义之一为两个信号的相位同步。所谓相位同步是指两个信号的相位差为0。

发明内容

本发明提供一种时钟相位同步装置和方法，实现了测量信号和基准信号相位的同步。

本发明实施例提供了一种时钟相位同步装置，所述装置包括：时间差计算单元以及相位调节单元，所述时间差计算单元与所述相位调节单元连接；

所述时间差计算单元包括逻辑单元串，所述逻辑单元串由若干个逻辑单元串联而成，所述逻辑单元的总个数需要满足的条件是：测量信号或基准信号通过所述逻辑单元串的时间，不低于所述基准信号一个周期的时间；其中所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍；

所述时间差计算单元还包括计算模块，所述计算模块与所述逻辑单元连接，用于通过所述逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差；

所述相位调节单元，用于根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

优选的，所述逻辑单元包括：与门、或门、加法器、乘法器、非门其中任意一种。

优选的，所述逻辑单元串由若干个逻辑单元串联而成包括：

所述逻辑单元串由若干个逻辑单元按照物理连线最短的原则串联而成。

优选的，所述计算模块用于按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果包括：

所述计算模块用于将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算或“或”运算，并得到的运算的逻辑结果。

优选的，所述装置还包括：时间差处理单元，所述时间差计算单元与所述时间差处理单元连接，所述时间差处理单元与所述相位调节单元连接；

所述时间差处理单元，用于获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差；

所述相位调节单元，具体用于根据所述中间时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

优选的，所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

所述时间差处理单元，用于选取所述预设数量的时间差中出现次数最多的时间差作为中间时间差。

优选的，所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。

优选的，所述时间差处理单元，还用于获取多个所述中间时间差，将所述多个中间时间差的平均值作为最终时间差；

所述相位调节单元，具体用于根据所述最终时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

本发明实施例还提供了一种时钟相位同步方法，所述方法包括：

分别通过逻辑单元串中每个逻辑单元的电平值来获取测量信号和基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差；其中，所述逻辑单元串由若干个所述逻辑单元串联而成，所述逻辑单元的总个数需要满足的条件是：所述测量信号或所述基准信号通过所述逻辑单元串的时间，不低于所述基准信号一个周期的时间；其中所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍；

根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

优选的，所述按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果包括：

将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算或“或”运算，并得到的运算的逻辑结果。

优选的，所述方法还包括：

获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差；

所述根据所述时间差得到所述测量信号和所述基准信号的相位差包括：

根据所述中间时间差得到所述测量信号和所述基准信号的相位差。

优选的，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

选取所述预设数量的时间差中出现次数最多的时间差作为中间时间差。

优选的，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

根据所述预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。

优选的，所述方法还包括：

获取多个所述中间时间差，并将所述多个中间时间差的平均值作为最终时间差；

所述根据所述中间时间差得到所述测量信号和所述基准信号的相位差包括：

根据所述最终时间差得到所述测量信号和所述基准信号的相位差。

本发明的有益效果为：

本发明通过时间差计算单元获取所述测量信号和所述基准信号分别通过所述逻辑单元串中每个逻辑单元的电平值，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。并且，通过所述相位调节单元根据所述时间差得到所述测量信号和所述基准信号的相位差，根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位的同步。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明提供的一种时钟相位同步装置实施例一的结构框图；

图2为本发明提供的一种时钟相位同步装置实施例一中时间差计算单元的示意图；

图3为本发明提供的一种时钟相位同步装置实施例一中同频的基准信号和测量信号进行时间差计算的示意图；

图4为本发明提供的一种时钟相位同步装置实施例一中不同频的基准信号和测量信号进行时间差计算的示意图；

图5为现有技术中锁相环的工作原理图；

图6为本发明提供的一种时钟相位同步装置实施例一中相位调整单元为锁相环的结构框图；

图7为本发明提供的一种时钟相位同步装置实施例二的结构框图；

图8为本发明提供的一种时钟相位同步装置实施例二中根据预设数量的时间差与所述每个时间差出现的次数构建的正态分布曲线示意图；

图9为本发明提供的一种时钟相位同步方法实施例一的流程图；

图10为本发明提供的一种时钟相位同步方法实施例二的流程图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

装置实施例一：

参见图1，该图为本发明提供的一种时钟相位同步装置实施例一的结构框图。

本实施例提供的时钟相位同步装置包括：时间差计算单元101以及相位调节单元102，所述时间差计算单元101与所述相位调节单元102连接。

参见图2，该图为所述时间差计算单元101的示意图。所述时间差计算单元101包括逻辑单元串，所述逻辑单元串可能是由若干个现场可编程门阵列的逻辑单元串联而成。所述现场可编程门阵列(Field－ProgrammableGateArray，以下简称FPGA)是一种可编程半导体器件，包括若干个可编程的互连的逻辑单元(LogicCell，简称LC)、输入/输出单元(InputOutputBlock)等。每个逻辑单元都是一个小型查找表(Look-Up-Table，简称LUT)，所述查找表的本质是一个随机存储记忆体(RandomAccessMemory,RAM)，所述查找表按照所述逻辑单元可以实现的逻辑功能将输入信号可能出现的逻辑结果事先存储起来，若有信号输入，则根据实际信号输入的地址查询逻辑结果进行输出。例如逻辑单元可以实现的逻辑功能是“非”，信号“0”从地址输入，根据查找表查到对“0”进行“非”运算的结果是“1”，那么就输出“1”；若信号“1”从地址输入，根据查找表查找到对“1”进行“非”运算的结果是“0”，那么就输出“0”。此外，所述逻辑单元还可以实现“与”、“或”、“加法”、“乘法”等运算。

但是在本发明的技术方案中，发明人并不是利用所述逻辑单元自身的逻辑运算功能，而是另辟蹊径，利用信号在逻辑单元通过时产生的时延来计算测量信号和基准信号时间的时间差，从而根据时间差计算所述测量信号和所述基准信号之间的相位差。其中，所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍。具体的方案如下：

所述测量信号和所述基准信号分别通过所述逻辑单元串的各个逻辑单元，若所述测量信号或所述基准信号通过所述逻辑单元时为高电平，则输出“1”；若所述测量信号或所述基准信号通过所述逻辑单元时为低电平，则输出“0”。例如，参见图3，在该图中，假设逻辑单元串一共包括24个逻辑单元，所述测量信号和所述基准信号频率相同，且在一个周期内均通过12个逻辑单元，其中，所述基准信号通过所述12个逻辑单元(前12个逻辑单元)的电平值分别为“111111000000”，所述测量信号通过所述12个逻辑单元(前12个逻辑单元)的电平值分别为“000111111000”。

所述时间差计算单元101除了包括所述逻辑单元串以外，还包括计算模块，所述计算模块与每个逻辑单元进行连接。所述计算模块通过分别获取所述逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。

以图3为例，所述计算模块获取到所述基准信号和所述测量信号分别通过前12个逻辑单元的电平值，并将所述基准信号和所述测量信号通过同一个逻辑单元的电平值执行“与”运算，得到的逻辑结果为“000111000000”(由于根据后12个逻辑单元计算得到的逻辑结果和根据前12个逻辑单元计算得到的逻辑结果一样，因此不再赘述)。所述逻辑结果“000111000000”中第一个“1”前面有3个“0”，表示所述测量信号的上升沿和所述基准信号的上升沿之间差3个逻辑单元，而所述测量信号经过三个逻辑单元的时间为1/4个周期，也就是说，所述测量信号和所述基准信号相差1/4个周期。时间差，T为所述测量信号的周期)得到：所述1/4个周期的相位差为360°×1/4＝90°。

在图3的例子中，所述基准信号和所述测量信号的频率是相同的，当所述测量信号的频率是所述基准信号的频率的n(n>1)倍时，仍然按照上述计算时间差的方法进行计算。

举例而言，参见图4，在该图中，假设所述测量信号的频率是所述基准信号频率的2倍，所述逻辑单元串包括16个逻辑单元，其中，所述基准信号一个周期通过8个逻辑单元，前8个逻辑单元的电平值分别为“11110000”；所述测量信号一个周期通过4个逻辑单元，两个周期通过8个逻辑单元，前8个逻辑单元的电平值分别为“01100110”。将所述基准信号和所述测量信号通过同一个逻辑单元的电平值执行“与”运算，得到的逻辑结果为“01100000”，在第一“1”前面有一个“0”，表示所述测量信号的上升沿和所述基准信号的上升沿之间差1个逻辑单元，而所述测量信号经过一个逻辑单元的时间为1/4个周期，也就是说，所述测量信号和所述基准信号相差1/4个周期，所述1/4个周期对应的相位差为360°×1/4＝90°。

在上述例子中所述预设规则为将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算，在实际应用中，还可以执行“或”运算等其他运算，本发明不做具体限定。

在本实施例中，所述逻辑单元是最小的时间差计算单元，逻辑单元所实现的逻辑功能不同，信号通过的时间也不同，因而时间差的测量精度也不同。例如当所述逻辑单元不实现任何逻辑功能时，信号通过一个逻辑单元的时间约为20ps；当所述逻辑单元实现“与”的逻辑功能时，信号通过的时间约为200ps；当所述逻辑单元实现“或”的逻辑功能时，信号通过的时间约为180ps；当所述逻辑单元实现“非”的逻辑功能时，信号通过的时间约为300ps；当所述逻辑单元实现“加法”的逻辑功能时，信号通过的时间约为几纳秒。信号通过单个逻辑单元的时间越少，时间差测量的精度越高。

本发明不对逻辑单元串中每个逻辑单元可以实现的功能进行限定，在实际应用中，为了时间差计算方便，每个逻辑单元可以实现的功能都相同，即信号通过每个逻辑单元的时间均相同。

从上述例子可以看出，为了可以计算出所述测量信号和所述基准信号之间的时间差，所述逻辑单元串中逻辑单元的个数必须要满足的条件是：所述测量信号或所述基准信号通过所述逻辑单元串的时间，不低于所述测量信号或所述基准信号一个周期的时间。准确的来讲，由于所述测量信号的频率是所述基准信号频率的整数倍，因此所述测量信号或所述基准信号通过所述逻辑单元串的时间不低于所述基准信号一个周期的时间。

在本实施例中，各个逻辑单元是用物理连线串联形成所述逻辑单元串，由于信号通过物理连线也需要一定的时间，为了提高时间差计算的准确性，当所述逻辑单元的位置固定后，所述逻辑单元按照最短物理连线的原则进行串联连接，以保证所述基准信号和所述测量信号通过物理连线的时间短至可以忽略不计。

所述相位调节单元102，用于根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

本发明不对实现所述相位调节单元102功能的硬件做具体限定，在本实施例中，所述相位调节单元103可以为锁相环(Phase-LockedLoop，简称PLL)。锁相环是一种反馈控制电路，一般意义上的锁相环可以实现输出信号频率对输入信号频率的自动跟踪。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被“锁住”。锁相环由鉴相器(PhaseDetector，简称PD)、环路滤波器(LoopFilter，简称LF)和压控振荡器(VoltageControlledOscillator，VCO)三部分组成，参见图5。其中所述鉴相器是个相位比较装置。它把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压Se(t)；所述环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加装置的稳定性；所述压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。

在本实施中，参见图6，可以将初始的测量信号与基准信号输入所述时间差计算单元101，经过所述时间差计算单元101计算出所述初始测量信号与所述基准信号之间的时间差，并将所述时间差和所述初始测量信号输入所述锁相环的鉴相器，所述鉴相器根据所述时间差计算出所述初始测量信号与所述基准信号之间的相位差，并根据所述相位差计算出误差电压输入环路滤波器，所述环路滤波器滤除所述误差电压中的高频成分和噪声后，将所述滤除后的误差电压输入至压控振荡器，所述压控振荡器事先将自身的震荡频率调整为所述初始测量信号的频率，在接收到所述环路滤波器输送的误差电压后，所述压控振荡器调整自身的震荡频率，由于频率发生改变，因此输出信号的相位也会发生改变。从压控振荡器输出的信号一方面输送至所述时间差计算单元101，所述时间差计算单元101通过比较调整后的测量信号以及基准信号之间的时间差，并将再次得到的时间差输入鉴相器；另一方面，所述输出的信号还直接输送至鉴相器，以进行下一轮的相位调整，直到所述压控振荡器输出的信号和所述基准信号之间的相位差为0。

本实施例提供的时钟相位同步装置至少有如下优点：

1、本实施例通过时间差计算单元获取所述逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。并且，通过所述相位调节单元根据所述时间差得到所述测量信号和所述基准信号的相位差，根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位的同步。

2、本实施例创造性的利用所述测量信号和所述基准信号通过FPGA的逻辑单元的时延来计算所述测量信号和所述基准信号之间的时间差，从而根据所述时间差计算出所述测量信号和所述基准信号的相位差，由于信号通过实现不同逻辑运算的逻辑单元的时延不同，因此可以得到不同精度的时钟相位同步装置，满足实际应用中对不同精度时钟相位同步的需求，且成本较低。

3、当所述逻辑单元不实现任何逻辑运算时，所述基准信号或所述测量信号通过一个逻辑单元只需要20ps，而现有技术中常见的时钟同步装置的精度只能达到纳米级别，因此本实施例提供的时钟相位同步装置大大提高了时钟相位同步的精度。

4、本实施例利用锁相环来进行相位的调整，可以精确锁定调整后信号的相位，消除测量信号的抖动误差，使得相位调整更为精确。

在所述装置实施例一中，所述时间差计算单元101计算出所述基准信号和所述测量信号的时间差后直接将所述时间差输入相位调节单元102，由于在实际应用中，所述测量信号可能会发生抖动，因此所述时间差并不是一个定值，根据每次计算出的时间差进行测量信号的相位调整可能会出现调整不准确的情况。为了克服这个技术问题，本发明提供一种时钟相位同步装置实施例二，参见图7，该图为所述装置实施例二的结构框图。

所述装置实施例二在所述装置实施例一的基础上，还包括时间差处理单元103，所述时间差计算单元101与所述时间差处理单元103连接，所述时间差处理单元103与所述相位调节单元102连接。

所述时间差处理单元103，用于获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差。

所述相位调节单元102，具体用于根据所述中间时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

在本实施例中，所述时间差处理单元103在接收到所述时间差计算单元101发送的预设数量的时间差后，计算每个时间差出现的次数，并根据所述预设数量的时间差得到中间时间差，所述中间时间差表示所述测量信号在理想的稳定状态下与所述基准信号的时间差。

本发明不对如何得到所述中间时间差进行限定，在一种可能的实现方式中，可以将出现次数最多的时间差作为中间时间差。例如，所述时间差处理单元103获取了10个时间差，这10个时间差以及出现的次数见表1。由表1得出，出现次数最多的时间差为300ps，那么将300ps作为中间时间差。

表1

时间差(ps)	200	250	300	500
					次数	1	2	5	2

由于出现次数最多的时间差接近所述测量信号在不抖动的情况下与所述基准信号的时间差的程度较高，因此将所述出现次数最多的时间差作为输入所述相位调节单元102中间时间差提高了所述测量信号相位调整的准确度和效率。

在另外一种可能的实现方式中，可以以时间差为横坐标、时间差出现的次数为纵坐标构建坐标系，在这个坐标系中，以实际获得的预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。由于出现次数最多的时间差并不一定就是正态分布曲线的顶点，因此利用本实现方式得到的中间时间差较上一种实现方式得到的中间时间差对所述测量信号相位调整更为准确。

举例而言，参见图8，该图为根据预设数量的时间差与所述每个时间差出现的次数构建的正态分布曲线，所有时间差集中在57ps至73ps之间，时间差出现次数的峰值为1000次，该峰值对应的时间差为65纳秒，因此将所述65纳秒作为中间时间差。

关于如何计算所述正态分布曲线峰值对应的时间差，本实施例提供一个计算方法，该方法首先需要将获取到的所述预设数量的时间差按照先后顺序进行排序，x_i为所述时间差的序号，y_i为x_i对应的时间差，i的最大值为n。

该计算方法的公式推导如下：

y_i＝y_max*exp[-(x_i-x_max)²/s](1)

所述y_max为数值最大的时间差，所述x_max为所述y_max对应的序号，所述s为正态分布曲线峰值对应的时间差。

对公式(1)两边取自然对数，得到：

令

则公式(2)可以变为二次多项式：

以矩阵形式表示如下：

简计为：

Z_n×1＝X_n×3B_3×1(6)

因此，可以得出：

B_3×1＝(X^T _n×3X_n×3)^-1X^T _n×3Z_n×1(7)

通过公式(7)可以得到b₀、b₁和b₂的值，代入公式(3)中即可以得到s的值。

为了进一步实现所述测量信号相位调整的准确性，在另外的一种可能实现的方式中，通过多次计算得到多个所述中间时间差，然后对所述多个中间时间差求平均值，并将所述平均值作为最终时间差。所述相位调节单元102，具体用于根据所述最终时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

本实施例通过多次获取所述基准信号与所述测量信号之间的时间差，并根据所述时间差出现的次数得到中间时间差，所述中间时间差表示所述测量信号在理想的稳定状态下与所述基准信号的时间差，并利用所述中间时间差得到所述测量信号和所述基准信号的相位差，解决了当所述测量信号实际在不稳定状态时时间差不一致的技术问题，因而提高了对测量信号相位调整的准确性。为了进一步提高对所述测量信号相位调整的准确性，本实施例还通过多次计算得到多个所述中间时间差，然后对所述多个中间时间差求平均值，将所述平均值作为最终时间差，并利用所述最终时间差计算所述测量信号和所述基准信号的相位差。

方法实施例一

参见图9，该图为本发明提供的一种时钟相位同步方法实施例一的流程图。

本实施例提供的时钟相位同步方法包括如下步骤:

步骤S101：分别通过逻辑单元串中每个逻辑单元的电平值来获取测量信号和基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。

其中，所述逻辑单元串可以由若干个现场可编程门阵列的所述逻辑单元串联而成，所述逻辑单元的总个数需要满足的条件是：所述测量信号或所述基准信号通过所述逻辑单元串的时间，不低于所述基准信号一个周期的时间；其中所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍。

所述逻辑单元可以包括：与门、或门、加法器、乘法器、非门等。所述逻辑单元串可以由若干个逻辑单元按照物理连线最短的原则串联而成。

在一种可能实现的方式中，所述按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果包括：

将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算或“或”运算，并得到的运算的逻辑结果。

步骤S102：根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

本实施例提供的时钟相位同步方法至少有如下优点：

1、本实施例通过所述逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。并且，根据所述时间差得到所述测量信号和所述基准信号的相位差，根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位的同步。

2、本实施例创造性的利用所述测量信号和所述基准信号通过FPGA的逻辑单元的时延来计算所述测量信号和所述基准信号之间的时间差，从而根据所述时间差计算出所述测量信号和所述基准信号的相位差，由于信号通过实现不同逻辑运算的逻辑单元的时延不同，因此可以得到不同精度的时钟相位同步装置，满足实际应用中对不同精度时钟相位同步的需求，且成本较低。

3、当所述逻辑单元不实现任何逻辑运算时，所述基准信号或所述测量信号通过一个逻辑单元只需要20ps，而现有技术中常见的时钟同步装置的精度只能达到纳米级别，因此本实施例提供的时钟相位同步装置大大提高了时钟相位同步的精度。

方法实施例二

参见图10，该图为本发明提供的一种时钟相位同步方法实施例二的流程图。

本实施例提供的时钟相位同步方法包括如下步骤:

步骤S201：分别通过逻辑单元串中每个逻辑单元的电平值来获取测量信号和基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差。

步骤S202：获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差。

在一种可能实现的方式中，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差可以为：

选取所述预设数量的时间差中出现次数最多的时间差作为中间时间差。

在另外一种可能实现的方式中，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差可以为：

根据所述预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。

步骤S203：获取多个所述中间时间差，并将所述多个中间时间差的平均值作为最终时间差。

步骤S204：根据所述最终时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

本实施例通过多次计算得到多个所述中间时间差，然后对所述多个中间时间差求平均值，将所述平均值作为最终时间差，并利用所述最终时间差计算所述测量信号和所述基准信号的相位差，解决了当所述测量信号实际在不稳定状态时时间差不一致的技术问题，因而提高了对测量信号相位调整的准确性。

需要说明的是，本领域普通技术人员可以理解实现上述方法实施例中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。其中，所述存储介质可为磁碟、光盘、只读存储记忆体(Read-OnlyMemory,ROM)或随机存储记忆体(RandomAccessMemory,RAM)等。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元及模块可以是或者也可以不是物理上分开的。另外，还可以根据实际的需要选择其中的部分或者全部单元和模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅是本发明的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种时钟相位同步装置，其特征在于，所述装置包括：时间差计算单元以及相位调节单元，所述时间差计算单元与所述相位调节单元连接；

所述时间差计算单元包括逻辑单元串，所述逻辑单元串由若干个逻辑单元串联而成，所述逻辑单元的总个数需要满足的条件是：测量信号或基准信号通过所述逻辑单元串的时间，不低于所述基准信号一个周期的时间；其中所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍；

所述时间差计算单元还包括计算模块，所述计算模块与所述逻辑单元连接，用于通过所述逻辑单元串中每个逻辑单元的电平值来获取所述测量信号和所述基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差；

所述相位调节单元，用于根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

2.根据权利要求1所述的装置，其特征在于，所述逻辑单元包括：与门、或门、加法器、乘法器、非门其中任意一种。

3.根据权利要求1或2所述的装置，其特征在于，所述逻辑单元串由若干个逻辑单元串联而成包括：

所述逻辑单元串由若干个逻辑单元按照物理连线最短的原则串联而成。

4.根据权利要求1所述的装置，其特征在于，所述计算模块用于按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果包括：

所述计算模块用于将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算或“或”运算，并得到的运算的逻辑结果。

5.根据权利要求1所述的装置，其特征在于，所述装置还包括：时间差处理单元，所述时间差计算单元与所述时间差处理单元连接，所述时间差处理单元与所述相位调节单元连接；

所述时间差处理单元，用于获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差；

所述相位调节单元，具体用于根据所述中间时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

6.根据权利要求5所述的装置，其特征在于，所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

所述时间差处理单元，用于选取所述预设数量的时间差中出现次数最多的时间差作为中间时间差。

7.根据权利要求5所述的装置，其特征在于，所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

所述时间差处理单元，用于根据所述预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。

8.根据权利要求6或7所述的装置，其特征在于，所述时间差处理单元，还用于获取多个所述中间时间差，将所述多个中间时间差的平均值作为最终时间差；

所述相位调节单元，具体用于根据所述最终时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

9.一种时钟相位同步方法，其特征在于，所述方法包括：

分别通过逻辑单元串中每个逻辑单元的电平值来获取测量信号和基准信号，并按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果，依据所述逻辑结果确定所述测量信号的上升沿和所述基准信号的上升沿之间的时间差；其中，所述逻辑单元串由若干个所述逻辑单元串联而成，所述逻辑单元的总个数需要满足的条件是：所述测量信号或所述基准信号通过所述逻辑单元串的时间，不低于所述基准信号一个周期的时间；其中所述测量信号为待同步的时钟脉冲信号，所述测量信号同步的基准为所述基准信号，所述测量信号的频率是所述基准信号频率的整数倍；

根据所述时间差得到所述测量信号和所述基准信号的相位差，并根据所述相位差调节所述测量信号的相位，实现所述测量信号的相位与所述基准信号相位同步。

10.根据权利要求9所述的方法，其特征在于，所述按照预设规则计算所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值的逻辑结果包括：

将所述测量信号和所述基准信号分别通过同一个逻辑单元的电平值执行“与”运算或“或”运算，并得到的运算的逻辑结果。

11.根据权利要求9所述的方法，其特征在于，所述方法还包括：

获取预设数量的所述时间差，并计算每个时间差出现的次数，根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差；

所述根据所述时间差得到所述测量信号和所述基准信号的相位差包括：

根据所述中间时间差得到所述测量信号和所述基准信号的相位差。

12.根据权利要求11所述的方法，其特征在于，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

选取所述预设数量的时间差中出现次数最多的时间差作为中间时间差。

13.根据权利要求11所述的方法，其特征在于，所述用于根据所述预设数量的时间差与所述每个时间差出现的次数得到中间时间差包括：

根据所述预设数量的时间差与所述每个时间差出现的次数构建正态分布曲线，将所述正态分布曲线的顶点对应的时间差作为所述中间时间差。

14.根据权利要求12或13所述的方法，其特征在于，所述方法还包括：

获取多个所述中间时间差，并将所述多个中间时间差的平均值作为最终时间差；

所述根据所述中间时间差得到所述测量信号和所述基准信号的相位差包括：

根据所述最终时间差得到所述测量信号和所述基准信号的相位差。