CN105260755A - 一种集成双频读卡器装置 - Google Patents
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Abstract
一种集成双频读卡器装置，包括微处理器STM32F101电路、电源电路、液晶显示电路、感应天线和读写电路、JTAG接口电路、STM32_ISP下载电路和韦根信号电路，所述感应天线和读写电路包括13.56M和2.4G读卡模块，由跳线接口J6选择2.4G读卡实际工作模块，微处理器STM32F101通过读卡模块与外部射频应用交换数据，同时可通过韦根电路传递韦根信息至主控制板，并将相应显示信息传送到液晶模块显示。所述的TM32_ISP下载电路和JTAG电路起对下位机系统软件升级和调试，电源电路为读卡器所有部件进行供电。本发明提供一种高可靠性、能高效扩展的集成双频读卡器装置。
Description
技术领域
本发明涉及一种集成13.56MHZ、2.4GHZ双频段的射频读卡器装置，尤其针对移动支付SIMpass，RF-SIM等多频段、多应用手机射频应用提供双频段读写支持。
背景技术
传统的射频卡读卡器针对频段区分主要有三类，一类是高频射频卡主要为915MHz、2.4GHz、5.8GHz等。高频系统应用于需要较长的读写距离和高读写速度的场合。第二类是中频射频卡频率主要为13.56MHz，中频系统用于门禁控制、消费、公交和需传送大量数据的应用系统；第三类是低频系统主要用于短距离、低成本的应用中。其中13.56MHz和2.4GHz两个频段广泛应用在移动短距射频通信业务中。
但是，现有的读卡器装置大多只能读一种卡，即对于不同种类、不同频段的卡，常需要不同的读卡器装置来读取。由于针对多频段的信号需要对应的读写电路和感应天线，现有情况多使用两个频段的读卡器共用，或将两个频段的读卡器装置简单的叠加，分别去读不同的卡。这样既增加了整个读卡器的体积和成本，不利于对现有系统的升级和改造，也增加系统的复杂性容易造成故障且对使用者也增加操作的繁琐。
发明内容
为了克服现有读卡器的缺陷和不足，本发明提供一种能够实现双频段读卡的读卡器装置，以便对13.56MHz和2.4GHz的两个频段都能读卡，特别将读卡的读写电路和感应天线集成于同一PCB板上，对两种频段的应用使用同一处理器，有效减小读卡器的大小体积，降低成本并使结构简单，并有效简化数据处理过程和复杂度，增加系统可靠性；对两种频段的读写电路和天线的合理排布，有效控制读写的灵敏度和信号干扰程度，有效实现对两个频段的射频应用进行智能识别。
本发明解决其技术问题所采用的技术方案是：
一种集成双频读卡器装置，包括电源电路、微处理器电路、液晶显示电路、感应天线和读写电路、JTAG接口电路、STM32_ISP下载电路和韦根信号电路；其中，
所述的电源电路包括+12V转+5V电源电路、+5V转+3V电源电路；
所述微处理器电路包括基于ARM的32位处理器STM32F101、时钟信号发生电路、复位电路和双频读卡器选择电路，所述双频读卡器选择电路包括跳线接口J4、J5、J6，跳线接口J4、J5、J6一端分别与微处理器PB12、PB13、PB14连接，跳线接口J4、J5、J6的另一端接地；
所述液晶显示电路包括液晶模块HP12232-05，与微处理器8位并口数据通信；
所述JTAG接口电路为读卡器调试接口，能够对下位机微处理器软件进行调试；所述STM32_ISP下载电路通过接口J2与外围电路相连；
所述感应天线和读写电路包括13.56MHz读写卡模块ZLG500S、ZLG500S型天线、2.4GHz通信模块SHNM201G和SHNM100，所述13.56MHz读写卡模块ZLG500S通过引脚RXD_TTL、TXD_TTL与微处理器进行串口数据通信，通过接口J3连接模块天线；所述的通信模块SHNM201G和SHNM100都为2.4G频段通信模块，通过跳线接口J6选择实际使用模块。
所述的韦根(WIEGAND)信号电路包括三态缓冲器74HC244和瞬态抑制二极管SMBJ18CA，所述三态缓冲器74HC244用于增强微处理器输出的韦根信号强度，所述瞬态抑制二极管SMBJ18CA用于防止非正常高压电流导致电路损坏。
进一步，所述电源电路中，所述+12V转+5V电源电路包括并联的瞬态抑制二极管SMBJ18CA、二极管D2、低频高频滤波电容C1、C2，DC/DC变换转换元件MC34063、肖特基稳压二极管SS14、滤波电容C16、C17和滤波电感L1；R2与R3返回电压至MC34063引脚CII与参考电压VREF比较决定输出通路是否关断；所述的+5V转+3.3V电路包括电压转换芯片LM1117-3.3,输出+3.3V电路滤波电容C4、C10。
再进一步，所述微处理器电路中，所述复位电路包括电阻R11和电容C5，为微处理器提供复位信号J4为输出韦根信号选择端，选择wg34和wg26两种韦根信号输出格式；J5为液晶显示内容选择端(LOGO)；J6为2.4GHz频段不同款读头选择端，断开选择SHNM200G读头，短路选择SHNM100读头。
更进一步，所述液晶显示电路中，HP12232的/RESET、E1、E2、R/W、A0分别与微处理器PC7、PC9、PC6、PC8口连接；
所述JTAG接口电路中，R4～R8为对应引脚上拉电阻。
所述的STM32_ISP电路通过J2接口以串口方式烧写程序，通过ISP_TXD,ISP_RXD引脚与微处理器进行串口数据传输，实现双频读卡器的软件升级，同时上位机可发送控制信号至微处理器BOOT0引脚控制读卡器装置启动。
所述的韦根(WIEGAND)信号电路中，三态缓冲器74HC244的输入端口A1、A2连接微处理器PA0、PA1端口，输出端口Y1,Y2连接接口CN1，通过外围电路与外部主控制面板连接，韦根信号电路用于双频读卡器与主控制面板的数据通信。
本发明的工作原理是：该主电路通过跳线借口对双频读卡器进行硬件配置，选择2.4GHz频段使用模块。读卡器初始化完成后，通过13.56MHz、2.4GHz通信模块同时检测应用设备存在，实现双频段数据通信。本发明专利采用STM32F101实现对通信模块进行控制、数据传输、信息处理，并通过韦根信号线与控制面板交换数据信息，或发送相关信息到图形液晶HP12232-05显示。
本发明的有益效果主要表现在：1、本读卡器装置兼容双频段，以便对13.56MHz和2.4GHz的两个频段都能读卡。2、将读卡的读写电路和感应天线集成于同一PCB板上，对两种频段的应用使用同一处理器，有效减小读卡器的大小体积，降低成本并使结构简单，并有效简化数据处理过程和复杂度，增加系统可靠性。3、本发明专利对两种频段的读写电路和天线的合理排布，有效控制读写的灵敏度和信号干扰程度。4、本发明专利选用基于ARM的STM32F101芯片，能够高效扩展其他功能应用。
附图说明
图1是集成双频读卡器装置的电路功能示意图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1，一种集成双频读卡器装置，包括电源电路、微处理器电路、液晶显示电路、感应天线和读写电路、JTAG接口电路、STM32_ISP下载电路和韦根信号电路；其中，
所述的电源电路包括+12V转+5V电源电路、+5V转+3V电源电路；
所述微处理器电路包括基于ARM的32位处理器STM32F101、时钟信号发生电路、复位电路和双频读卡器选择电路，所述双频读卡器选择电路包括跳线接口J4、J5、J6，跳线接口J4、J5、J6一端分别与微处理器PB12、PB13、PB14连接，跳线接口J4、J5、J6的另一端接地；
所述液晶显示电路包括液晶模块HP12232-05，与微处理器8位并口数据通信；
所述JTAG接口电路为读卡器调试接口，能够对下位机微处理器软件进行调试；所述STM32_ISP下载电路通过接口J2与外围电路相连；
所述感应天线和读写电路包括13.56MHz读写卡模块ZLG500S、ZLG500S型天线、2.4GHz通信模块SHNM201G和SHNM100，所述13.56MHz读写卡模块ZLG500S通过引脚RXD_TTL、TXD_TTL与微处理器进行串口数据通信，通过接口J3连接模块天线；所述的通信模块SHNM201G和SHNM100都为2.4G频段通信模块，通过跳线接口J6选择实际使用模块。
所述的韦根(WIEGAND)信号电路包括三态缓冲器74HC244和瞬态抑制二极管SMBJ18CA，所述三态缓冲器74HC244用于增强微处理器输出的韦根信号强度，所述瞬态抑制二极管SMBJ18CA用于防止非正常高压电流导致电路损坏。
进一步，所述电源电路中，所述+12V转+5V电源电路包括并联的瞬态抑制二极管SMBJ18CA、二极管D2、低频高频滤波电容C1、C2，DC/DC变换转换元件MC34063、肖特基稳压二极管SS14、滤波电容C16、C17和滤波电感L1；R2与R3返回电压至MC34063引脚CII与参考电压VREF比较决定输出通路是否关断；所述的+5V转+3.3V电路包括电压转换芯片LM1117-3.3,输出+3.3V电路滤波电容C4、C10。
再进一步，所述微处理器电路中，所述复位电路包括电阻R11和电容C5，为微处理器提供复位信号J4为输出韦根信号选择端，选择wg34和wg26两种韦根信号输出格式；J5为液晶显示内容选择端(LOGO)；J6为2.4GHz频段不同款读头选择端，断开选择SHNM200G读头，短路选择SHNM100读头。
更进一步，所述液晶显示电路中，HP12232的/RESET、E1、E2、R/W、A0分别与微处理器PC7、PC9、PC6、PC8口连接；
所述JTAG接口电路中，R4～R8为对应引脚上拉电阻。
所述的STM32_ISP电路通过J2接口以串口方式烧写程序，通过ISP_TXD,ISP_RXD引脚与微处理器进行串口数据传输，实现双频读卡器的软件升级，同时上位机可发送控制信号至微处理器BOOT0引脚控制读卡器装置启动。
所述的韦根(WIEGAND)信号电路中，三态缓冲器74HC244的输入端口A1、A2连接微处理器PA0、PA1端口，输出端口Y1,Y2连接接口CN1，通过外围电路与外部主控制面板连接，韦根信号电路用于双频读卡器与主控制面板的数据通信。
参见图1，电路功能示意图。一种集成双频段射频读卡器装置主电路，包括微处理器STM32F101电路、电源电路、液晶显示电路、感应天线和读写电路、JTAG接口电路、STM32_ISP电路、韦根(WIEGAND)信号电路。所述的感应天线和读写电路包括13.56M和2.4G读卡模块，由跳线接口J6选择2.4G读卡实际工作模块。微处理器STM32F101通过读卡模块与外部射频应用交换数据。同时微处理器可通过韦根电路传递韦根信息至主控制板，并将相应显示信息传送到液晶模块显示。所述的TM32_ISP下载电路和JTAG电路起对下位机系统软件升级和调试，电源电路为读卡器所有部件进行供电。
所述的感应天线和读写电路包括13.56MHz读卡模块ZLG500S、ZLG500S型天线、2.4GHz通信模块SHNM201G和SHNM100。通过跳线接口J6可选择工作的2.4GHz频段读头，断开为选择SHNM200G读头，短路选择SHNM100读头。所述的模块13.56MHz读卡模块ZLG500S通过引脚RXD_TTL、TXD_TTL与微处理器进行串口数据通信，通过接口J3连接模块天线。所述的通信模块SHNM201G和SHNM100都为2.4G频段通信模块，与微处理器PA9/USART1_TX,PA10/USART1_RX端口连接，跳线接口J6选择实际工作模块。
所述的电源电路接入为+12V直流。所述的+12V转+5V电源电路包括并联的瞬态抑制二极管SMBJ18CA、二极管D2、低频高频滤波电容C1、C2，对输入的直流起稳压作用。+12V直流接入通过DC/DC变换转换元件MC34063输出+5V直流电压。其中R2与R3通路返回电压至MC34063引脚CII与参考电压芯片内参考电压VREF比较决定输出通路是否关断。所述的+5V转+3.3V电路包括电压转换芯片LM1117-3.3,滤波电容C4,C10对+3.3V直流输出起稳压作用。
所述的韦根(WIEGAND)信号电路包括三态缓冲器74HC244、瞬态抑制二极管SMBJ18CA。所述的三态缓冲器74HC244用于增强微处理器输出的韦根信号强度，74HC244的输入端口A1、A2连接微处理器PA0、PA1端口，输出端口Y1,Y2连接接口CN1，通过外围电路与外部主控制面板连接。韦根信号电路用于双频读卡器与主控制面板的数据通信。为防止外部高压电流损坏电路，瞬态抑制二极管SMBJ18CA分别与韦根信号线并联。
Claims (7)
1.一种集成双频读卡器装置，其特征在于：包括电源电路、微处理器电路、液晶显示电路、感应天线和读写电路、JTAG接口电路、STM32_ISP下载电路和韦根信号电路；其中，
所述的电源电路包括+12V转+5V电源电路、+5V转+3V电源电路；
所述微处理器电路包括基于ARM的32位处理器STM32F101、时钟信号发生电路、复位电路和双频读卡器选择电路，所述双频读卡器选择电路包括跳线接口J4、J5、J6，跳线接口J4、J5、J6一端分别与微处理器PB12、PB13、PB14连接，跳线接口J4、J5、J6的另一端接地；
所述液晶显示电路包括液晶模块HP12232-05，与微处理器8位并口数据通信；
所述JTAG接口电路为读卡器调试接口，能够对下位机微处理器软件进行调试；所述STM32_ISP下载电路通过接口J2与外围电路相连；
所述感应天线和读写电路包括13.56MHz读写卡模块ZLG500S、ZLG500S型天线、2.4GHz通信模块SHNM201G和SHNM100，所述13.56MHz读写卡模块ZLG500S通过引脚RXD_TTL、TXD_TTL与微处理器进行串口数据通信，通过接口J3连接模块天线；所述的通信模块SHNM201G和SHNM100都为2.4G频段通信模块，通过跳线接口J6选择实际使用模块；
所述的韦根信号电路包括三态缓冲器74HC244和瞬态抑制二极管SMBJ18CA，所述三态缓冲器74HC244用于增强微处理器输出的韦根信号强度，所述瞬态抑制二极管SMBJ18CA用于防止非正常高压电流导致电路损坏。
2.如权利要求1所述的一种集成双频读卡器装置，其特征在于：所述电源电路中，所述+12V转+5V电源电路包括并联的瞬态抑制二极管SMBJ18CA、二极管D2、低频高频滤波电容C1、C2，DC/DC变换转换元件MC34063、肖特基稳压二极管SS14、滤波电容C16、C17和滤波电感L1；R2与R3返回电压至MC34063引脚CII与参考电压VREF比较决定输出通路是否关断；所述的+5V转+3.3V电路包括电压转换芯片LM1117-3.3,输出+3.3V电路滤波电容C4、C10。
3.如权利要求1或2所述的一种集成双频读卡器装置，其特征在于：所述微处理器电路中，所述复位电路包括电阻R11和电容C5，为微处理器提供复位信号J4为输出韦根信号选择端，选择wg34和wg26两种韦根信号输出格式；J5为液晶显示内容选择端(LOGO)；J6为2.4GHz频段不同款读头选择端，断开选择SHNM200G读头，短路选择SHNM100读头。
4.如权利要求1或2所述的一种集成双频读卡器装置，其特征在于：所述液晶显示电路中，HP12232的/RESET、E1、E2、R/W、A0分别与微处理器PC7、PC9、PC6、PC8口连接。
5.如权利要求1或2所述的一种集成双频读卡器装置，其特征在于：所述JTAG接口电路中，R4～R8为对应引脚上拉电阻。
6.如权利要求1或2所述的一种集成双频读卡器装置，其特征在于：所述的STM32_ISP电路通过J2接口以串口方式烧写程序，通过ISP_TXD,ISP_RXD引脚与微处理器进行串口数据传输，实现双频读卡器的软件升级，同时上位机可发送控制信号至微处理器BOOT0引脚控制读卡器装置启动。
7.如权利要求1或2所述的一种集成双频读卡器装置，其特征在于：所述的韦根信号电路中，三态缓冲器74HC244的输入端口A1、A2连接微处理器PA0、PA1端口，输出端口Y1,Y2连接接口CN1，通过外围电路与外部主控制面板连接，韦根信号电路用于双频读卡器与主控制面板的数据通信。
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