CN105243037B - 基于fpga的多通道数据记录与回放方法 - Google Patents

Abstract

本发明提供了一种基于FPGA的多通道数据记录与回放方法，通过设置数据选择器和添加或剥离标记的方法，可实现一次记录操作完成同步工作的多通道数据的记录功能；同时，一次记录形成的单个任务在回放操作时，数据可从相应通道回传且不发生丢包现象。本发明能够用于记录同步工作的多通道实时数据，需要时可随时回放数据重现试验情形。本发明能够有效管理和使用数据，同时一定程度上取代数据交换机的功能，简化系统设计，降低系统成本。

Description

基于FPGA的多通道数据记录与回放方法

技术领域

本发明涉及数据传输控制，具体地，涉及一种基于FPGA的多通道数据记录与回放方法，用于记录数据源端发送的实时数据，需要时可随时回放数据重现试验情形。实现时需要一款数据记录仪配合完成。

背景技术

一般地，数据记录仪采用“点对点”方式记录每通道数据，形成的多个数据任务在管理与使用时带来诸多不便，有时甚至会造成记录的数据任务丢失。对于单总线数据记录仪一次记录操作也只能记录分时工作的多通道数据，若要完成对同步工作的多通道数据的记录，需要辅以数据交换机配合完成，即使数据记录仪提供多套数据总线接口，但受限于其自身带宽，一次记录操作记录的每路通道的数据吞吐率也不得不降低。若需要一次记录操作记录同步工作的多通道数据，需定制专用的数据记录仪或者配置数据交换机，造成系统成本的增加。为了方便数据的高效管理和使用，同时一定程度上取代数据交换机的功能，需要实现对同步工作的多通道高吞吐率数据的记录并形成单个数据任务；回放操作时将单个任务的数据从各个通道回放至系统显控台。为了实现该记录与回放数据的效果，需要对数据传输过程进行精确控制。

需要一种数据传输控制方法，这种方法可以满足一次记录操作就可记录同步工作的多通道高吞吐率的数据，形成的单个任务在回放操作时数据可从相应通道回传且不发生丢包现象。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的多通道数据记录与回放方法，可实现一次记录操作完成同步工作的多通道数据的记录功能；同时，一次记录形成的单个任务在回放操作时，数据可从相应通道回传且不发生丢包现象。

根据本发明提供的基于FPGA的多通道数据记录与回放方法，包括以下步骤：

步骤1：接收待记录数据，具体为，记录仪接口板上的FPGA接收数据源发送的数据包；

步骤2：记录同步工作的多通道数据，具体为，从所述FPGA的FIFO队列中读取数据并送入数据记录仪的数据总线上，通过数据选择器进行数据的记录；

设每路通道数据的发送频率为f，则设置数据选择器的时钟为n×f，n为通道数量；

步骤3：添加标记记录数据，具体为，记录仪接口板将从FIFO队列中读出的数据添加标记，记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务；

步骤4，数据记录仪回放数据，具体为，将存储在数据记录仪硬盘的单个任务里各通道数据回放至记录仪接口板并写入FIFO队列中；

步骤5：根据回放间隔时间将剥离标记后的回放数据发送回数据源。

优选地，所述步骤1包括如下步骤：

步骤101：记录仪接口板上的FPGA通过光纤以8bit形式接收数据源发送的数据包，所述数据包包括数据传输的目的MAC地址、源MAC地址、实际数据帧长度以及数据源端发送数据；

步骤102：FPGA通过MAC传输的帧协议依次接收所述数据包的每个字节数据；

步骤103：FPGA最大化的开辟若干FIFO队列，用以缓存所述数据包并将数据包中数据位宽转换成16bit。

优选地，所述步骤3包括如下步骤：

步骤301：添加所述标记中的帧长度值，帧长度值用于记录一帧数据的总长度；

步骤302：添加所述标记中的通道号，通道号用于表示不同的物理通道上的数据；

步骤303：记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务。

优选地，所述步骤4包括如下步骤：

步骤401：记录仪接口板向数据记录仪发送请求振荡时钟，数据记录仪返回给记录仪接口板回放读时钟，其中回放读时钟频率与请求时钟频率一致；

步骤402：记录仪接口板将单个任务里各个通道的数据回放至16bit数据宽度的数据总线并写入FIFO队列，并缓存回放数据的FIFO队列将数据位宽转换成8位；

步骤403：等待通过光纤将回放的数据发送回数据源。

优选地，回放数据的标记剥离，具体为，

所述FPGA的光纤以太网MAC核在发送回放的数据时，判断完整一帧数据传输的控制信号，所述控制信号在发送完整一帧数据时一直保持低电平有效；

在所述FPGA的逻辑设计中，建立计数器，当计数器计数到需要剥离的标记的位置时，将控制完整一帧数据传输的控制信号拉为高电平，若干个时钟周期后恢复为低电平有效传输状态。

优选地，所述回放间隔时间，具体为，根据光纤以太网发送时钟，相邻两帧数据的包头信息，得到所述回放间隔时间；所述回放间隔时间与所述数据源发送数据的频率一致。

优选地，还包括如下步骤：

检测数据是否丢失；

具体地，所述检测数据是否丢失的步骤，包括如下步骤：

当数据源发送数据时，对数据加入了批次号，所述批次号用于对发送的帧数据进行计数；

数据源接收回放的数据时将批次号暂存于寄存器中，并将接收到的相邻两帧数据的批次号相减，若检测到的值恒为1，则认为回放的数据没有发生丢失；否则认为数据丢失。

优选地，在步骤2中通过提高所述数据选择器的处理时钟，根据每帧数据的同步头信息，将多通道的数据依次被数据记录仪记录形成单个任务。

与现有技术相比，本发明具有如下的有益效果：

1、本发明可实现一次记录操作完成同步工作的多通道数据的记录功能；同时，一次记录形成的单个任务在回放操作时，数据可从相应通道回传且不发生丢包现象；

2、本发明中能够将多通道数据记录形成单任务，数据管理较为方便；

3、本发明中的方法采用大规模集成芯片实现，可实现大吞吐率数据的记录和回放的功能；

4、本发明记录数据灵活，回放数据可控；

5、本发明的实现系统结构简单，设计简化，一定程度上可取代数据交换机的部分功能；

6、本发明记录回放接口技术通用性较强；

7、本发明能够有效管理和使用数据，同时一定程度上取代数据交换机的功能，简化系统设计，降低系统成本。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是本发明基于的硬件平台的连接框图。

图2是本发明的待记录的光纤以太网传输的帧格式及部分内容图。

图3是本发明的记录仪接口板上FPGA内部数据流图。

图4是本发明的记录仪接口板上光纤以太网接收数据时序图。

图5是本发明的记录接口时序图。

图6是本发明的FPGA逻辑设计流程图。

图7是本发明的记录仪接口板回放接口时序图。

图8是本发明的记录仪接口板上光纤以太网发送数据时序图。

图9是本发明的记录仪接口板回放过程的逻辑设计流程图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。

在本实施例中，本发明中记录仪接口板通过光纤与多个数据源连接，记录仪接口板通过数据总线和记录仪母板连接器连接所述数据记录仪，数据源以光纤以太网传输的帧协议格式，同时发送帧长度为638个Byte的数据包，数据包格式如图2所示，内容依次为“0022 19 05 1b 9b 00 22 19 05 1b 9d 02 70和实际传输的624个Byte的数据”，实际传输的624个Byte的数据中含有“批次号”、“数据头5A5A”和“数据尾BFBF”，其余均以“00”填充。所有通道发送的数据记录时将被形成单个任务存储管理。数据源的发送频率设置为50kHz，故单路数据吞吐率可达32.1MByte/s，记录仪接口板以50kHz的频率记录数据且回放数据时数据以50kHz的间隔时间回放至数据源。现有数据记录仪吞吐率最高可达70MByte/s的设备，实际使用时数据发送频率甚至可以更高。记录仪接口板上FPGA内部数据流图如图3所示。

根据图3所示的数据流图，本发明包含记录和回放两个流程，具体包括以下几个步骤：

在本实施例中，本发明提供的基于FPGA的多通道数据记录与回放方法，包括以下步骤：

步骤1：接收待记录数据，具体为，记录仪接口板上的FPGA接收数据源发送的数据包；

步骤2：记录同步工作的多通道数据，具体为，从所述FPGA的FIFO队列中读取的数据并送入数据记录仪的数据总线上，通过数据选择器进行数据的记录；

设每路通道数据的发送频率为f，则设置数据选择器的时钟为n×f，n为通道数量；按照设置的时钟频率将每路通道的数据依次送入数据记录仪的数据总线上，保证一次记录操作可以实现记录所有通道上的数据。

步骤3：添加标记记录数据，具体为，记录仪接口板将从FIFO队列中读出的数据添标记，记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务；

步骤4，数据记录仪回放数据，具体为，将存储在数据记录仪硬盘的单个任务里各通道数据回放至记录仪接口板并写入FIFO队列中；

步骤5：根据回放间隔时间将剥离标记后的回放数据发送回数据源。

所述步骤1包括如下步骤：步骤101：记录仪接口板上的FPGA通过光纤以8bit形式接收数据源发送的数据包，所述数据包包括数据传输的目的MAC地址、源MAC地址、实际数据帧长度以及数据源端发送数据；

步骤102：FPGA通过MAC传输的帧协议依次接收所述数据包的每个字节数据；

步骤103：FPGA最大化的开辟若干FIFO队列，用以缓存所述数据包并将数据包中数据位宽转换成16bit。

在本实施例中，更为具体地，记录操作开始时，记录仪接口板上FPGA通过光纤以8bit形式接收数据源发送的数据包，内含数据传输的目的MAC地址，源MAC地址，实际数据帧长度以及数据源端发送的所有数据，共计638个Byte。FPGA的MAC核以MAC传输的帧协议依次接收每个Byte数据，光纤以太网接收数据的时序图如图4所示。FPGA根据其内部资源，最大化的开辟若干FIFO，用以缓存FPGA通过光纤接收到的数据并将数据位宽转换成16bit，同时解决后续数据记录过程中的跨时钟域的同步问题。FIFO开辟的空间越大，其缓存的数据包数目越多，数据传输速率可以越高。

所述步骤3包括如下步骤，步骤301：添加所述标记中的帧长度值，帧长度值用于记录一帧数据的总长度；

步骤302：添加所述标记中的通道号，通道号用于表示不同的物理通道上的数据；

步骤303：记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务。

在本实施例中，具体为，记录过程中，记录仪接口板将数据选择器选取的相应通道上的数据读出并触发数据记录仪内部的记录写时钟，该时钟下降沿时数据变化，上升沿时数据记录仪锁存外部数据。为了实现一次记录操作完成同步工作多通道数据记录的功能，需要结合MAC传输的帧格式在其中添加标记，用以区分每个通道的数据。添加的标记包括两个部分：

帧长度值：如图2所示，MAC传输的帧协议格式中的实际帧长度值用以指明数据源端发送数据的长度，而添加2个Byte的该帧长度值用以表示一帧数据的总长度。

通道号：在添加的帧长度值后再添加2个Byte数据，与FPGA中的MAC核相对应，分别指代不同的物理通道上的数据。

记录仪接口板将从FIFO中读出的数据添加4个Byte的“标记”，同时记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务。记录仪接口板的记录接口时序如图5所示。

添加的的帧长度值等于MAC传输的帧协议格式中的实际帧长度值加上18个Byte的计算值。记录仪接口板的逻辑设计中，实际帧长度值将被暂存与寄存器中，该寄存器值加上18个Byte后的值添加到MAC传输的帧协议格式中的实际帧长度值之后一并记录至数据记录仪的任务中，利用该设计方法添加该标记后记录的每帧数据长度将不受限制；另一方面，添加的通道号可以将每帧数据区别，实现单个任务记录各个通道数据的功能，同时也为回放操作时数据通道的判断做好标记。记录仪接口板的FPGA逻辑设计流程如图6所示。

所述步骤4包括如下步骤，步骤401：记录仪接口板向数据记录仪发送请求振荡时钟，数据记录仪返回给记录仪接口板回放读时钟，其中回放读时钟频率与请求时钟频率一致；

步骤402：记录仪接口板将单个任务里各个通道的数据回放至16bit数据宽度的数据总线并写入FIFO队列，并缓存回放数据的FIFO队列将数据位宽转换成8位；

步骤403：等待通过光纤将回放的数据发送回数据源。

在本实施例中，具体为，通用数据记录仪的对外接口数据总线为16bit数据宽度，回放数据时，存储在数据记录仪硬盘任务中的数据将按照16bit数据总线的格式回放至记录仪接口板并写入FIFO中。开始回放时，记录仪接口板向数据记录仪发送请求振荡时钟，数据记录仪返回给记录仪接口板回放读时钟，其中回放读时钟频率与请求时钟频率一致，结合如图7所示的记录仪接口板回放接口时序图将单个任务里各个通道的数据回放至16bit数据宽度的数据总线并写入FIFO，同时用于缓存回放数据的FIFO将数据位宽转换成8位，等待通过光纤发送回数据源。回放操作时，每帧数据回放间隔时间与记录时数据传输速率保持一致。

回放数据的标记剥离，具体为，

所述FPGA的光纤以太网MAC核在发送回放的数据时，判断完整一帧数据传输的控制信号，所述控制信号在发送完整一帧数据时一直保持低电平有效；

在所述FPGA的逻辑设计中，建立计数器，当计数器计数到需要剥离的标记的位置时，将控制完整一帧数据传输的控制信号拉为高电平，若干个时钟周期后恢复为低电平有效传输状态。

在本实施例中，具体为，回放的数据写入记录仪接口板内部开辟的FIFO队列后，FPGA队列不断读取FIFO中的帧数据，按照如图8所示的光纤以太网MAC传输的发送时序，通过不同MAC核的不同通道发还给数据源。回放时的数据相比于数据源发送的数据多出4个Byte，为了复现数据源发送的每帧数据，需将该4个Byte的数据剥离，剥离的标记包括两个部分：

帧长度值，帧长度值在记录操作的逻辑设计时已暂存于寄存器中，回放的数据通过光纤发还给数据源时剥离该标记不会影响实际数据的帧长度。

通道号，回放时根据该标记区分每个通道的数据。回放的数据通过光纤发还给数据源时剥离该“标记”不会影响实际数据的内容。

记录仪接口板FPGA内部的光纤以太网MAC核在发送数据时，除了判断一帧数据的起始和结束标志外，还需要判断完整一帧数据传输的控制信号，该信号在发送完整一帧数据时一直保持低电平有效。在记录仪接口板的FPGA的逻辑设计中，建立一个计数器，当计数器计到需要剥离的“标记”的位置时，将之前控制完整一帧数据传输的信号线拉高，4个时钟周期后恢复为低电平有效传输状态。该处理方法将记录时添加的4个Byte的“标记”剥离，能够实现通过光纤回放至各个数据源的数据完全复现记录时的情形。回放过程的逻辑设计流程如图9所示。

所述回放间隔时间，具体为，根据光纤以太网发送时钟，相邻两帧数据的包头信息，得到所述回放间隔时间；所述回放间隔时间与所述数据源发送数据的频率一致。在本实施例中，具体为，在数据源的逻辑设计中，根据光纤以太网发送时钟，结合相邻两帧数据的包头信息，计算回放间隔时间为20us，与数据源发送数据的频率50kHz一致。已记录的试验数据将按照回放时间间隔一帧一帧地发送到显控设备。

本发明提供的基于FPGA的多通道数据记录与回放方法，还包括如下步骤：

检测数据是否丢失；具体地，所述检测数据是否丢失的步骤，包括如下步骤：

当数据源发送数据时，对数据加入了批次号，所述批次号用于对发送的帧数据进行计数；

数据源接收回放的数据时将批次号暂存于寄存器中，并将接收到的相邻两帧数据的批次号相减，若检测到的值恒为1，则回放的数据没有发生丢失；否则数据丢失，回放的数据将不能完整复现在显控设备中。

在步骤2中通过提高所述数据选择器的处理时钟，根据每帧数据的同步头信息，将多通道的数据依次被数据记录仪记录形成单个任务。

步骤4，数据记录仪回放数据的方法。

通用数据记录仪的对外接口数据总线为16bit数据宽度，回放数据时，存储在数据记录仪硬盘任务中的数据将按照16bit数据总线的格式回放至记录仪接口板并写入FIFO中。开始回放时，记录仪接口板向数据记录仪发送请求振荡时钟，数据记录仪返回给记录仪接口板回放读时钟，其中回放读时钟频率与请求时钟频率一致，结合如图7所示的记录仪接口板回放接口时序图将单个任务里各个通道的数据回放至16bit数据宽度的数据总线并写入FIFO，同时用于缓存回放数据的FIFO将数据位宽转换成8位，等待通过光纤发送回数据源。回放操作时，每帧数据回放间隔时间与记录时数据传输速率保持一致。

步骤5，剥离“标记”回放数据的方法及回放过程的逻辑设计流程。

步骤6，回放间隔时间及数据丢失的检测方法。

实际应用中，通过记录仪接口板记录入数据记录仪并形成任务的的试验数据，在回放时需要满足回放间隔时间的要求，这样才能保证回放的数据准确无误，没有丢包的返回至数据源。

通过本发明提供的基于FPGA的多通道数据记录与回放方法在进行实际测试时，对两路数据源以50kHz频率发送的638个Byte的数据进行记录回放等操作，验证实测的数据传输结果与理论传输结果是否一致，具体如下：

利用本发明对同步工作的多通道数据进行记录时添加标记，回放时剥离标记的FPGA逻辑设计方法，针对两个数据源以50kHz频率发送的638个Byte的数据进行记录回放的操作，记录的数据形成单个任务，回放的数据没有丢失。FPGA选用的XILINX公司的V5系列XC5VLX30T-FFG323I，有323个引脚，有丰富的存储容量和逻辑单元，带有千兆网硬核控制器，通过RocketIO可实现千兆网的光纤传输。

按照图3流程，记录时，由记录仪接口板上FPGA控制光纤以太网接收两路数据源发送的数据，经过内部FIFO队列转换成16bit数据格式，设置数据选择器的时钟频率为100kHz，按照每帧数据的同步头信息将数据从FIFO中读出并送入数据记录仪的数据总线上，通过添加“标记”记录入数据记录仪中并形成单个任务；回放时，记录仪接口板上FPGA将数据记录仪16bit数据总线上的回放数据写入FIFO，转换成8位数据格式后，依次剥离每帧数据的标记，通过光纤以太网分别发还给两路数据源。本实施例中两路数据源发送数据频率为50kHz，发送一帧数据长度为638，两路数据吞吐率达到64.2MByte/s，数据记录仪吞吐率为70MByte/s。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (5)

1.一种基于FPGA的多通道数据记录与回放方法，其特征在于，包括以下步骤：

步骤1：接收待记录数据，具体为，记录仪接口板上的FPGA接收数据源发送的数据包；所述数据包包括数据传输的目的MAC地址、源MAC地址、实际数据帧长度以及数据源端发送数据；

步骤2：记录同步工作的多通道数据，具体为，从所述FPGA的FIFO队列中读取数据并送入数据记录仪的数据总线上，通过数据选择器进行数据的记录；

设每路通道数据的发送频率为f，则设置数据选择器的时钟为n×f，n为通道数量；

步骤3：记录仪接口板将从FIFO队列中读出的数据添加标记，其中，添加所述标记中的帧长度值，帧长度值用于记录一帧数据的总长度；添加所述标记中的通道号，通道号用于表示不同的物理通道上的数据；记录操作触发数据记录仪内部的记录写时钟，依次将各个通道的数据记录至数据记录仪的硬盘且形成单个任务；

步骤4，数据记录仪回放数据，具体为，将存储在数据记录仪硬盘的单个任务里各通道数据回放至记录仪接口板并写入FIFO队列中；

步骤5：根据回放间隔时间将剥离标记后的回放数据发送回数据源；所述回放间隔时间是指：根据光纤以太网发送时钟，相邻两帧数据的包头信息，得到所述回放间隔时间；所述回放间隔时间与所述数据源发送数据的频率一致；

其中，回放数据的标记剥离，包括：

所述FPGA的光纤以太网MAC核在发送回放的数据时，判断完整一帧数据传输的控制信号，所述控制信号在发送完整一帧数据时一直保持低电平有效；

在所述FPGA的逻辑设计中，建立计数器，当计数器计数到需要剥离的标记的位置时，将控制完整一帧数据传输的控制信号拉为高电平，若干个时钟周期后恢复为低电平有效传输状态。

2.根据权利要求1所述的基于FPGA的多通道数据记录与回放方法，其特征在于，所述步骤1包括如下步骤：

步骤101：记录仪接口板上的FPGA通过光纤以8bit形式接收数据源发送的数据包；

步骤102：FPGA通过MAC传输的帧协议依次接收所述数据包的每个字节数据；

步骤103：FPGA最大化的开辟若干FIFO队列，用以缓存所述数据包并将数据包中数据位宽转换成16bit。

3.根据权利要求1所述的基于FPGA的多通道数据记录与回放方法，其特征在于，所述步骤4包括如下步骤：

步骤401：记录仪接口板向数据记录仪发送请求振荡时钟，数据记录仪返回给记录仪接口板回放读时钟，其中回放读时钟频率与请求时钟频率一致；

步骤402：记录仪接口板将单个任务里各个通道的数据回放至16bit数据宽度的数据总线并写入FIFO队列，并缓存回放数据的FIFO队列将数据位宽转换成8位；

步骤403：等待通过光纤将回放的数据发送回数据源。

4.根据权利要求1所述的基于FPGA的多通道数据记录与回放方法，其特征在于，还包括如下步骤：

检测数据是否丢失；

具体地，所述检测数据是否丢失的步骤，包括如下步骤：

当数据源发送数据时，对数据加入了批次号，所述批次号用于对发送的帧数据进行计数；

数据源接收回放的数据时将批次号暂存于寄存器中，并将接收到的相邻两帧数据的批次号相减，若检测到的值恒为1，则认为回放的数据没有发生丢失；否则认为数据丢失。

5.根据权利要求1所述的基于FPGA的多通道数据记录与回放方法，其特征在于，在步骤2中通过提高所述数据选择器的处理时钟，根据每帧数据的同步头信息，将多通道的数据依次被数据记录仪记录形成单个任务。