CN105242192B - 晶圆测试方法 - Google Patents

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Abstract

本发明公开了一种晶圆测试方法，包括步骤：步骤一、进行晶圆外圈和晶圆内圈的划分。步骤二、在晶圆上进行测试单位的第一次排列。步骤三、确定测试单位所处的测试区域块。步骤四、将外圈测试区域块的至少部分测试单位向晶圆内圈内部方向移动。本发明能提高测试的稳定性，提高测试成品率。

Description

晶圆测试方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种晶圆测试方法。
背景技术
随着大规模集成电路工艺的不断进步，单个晶圆上芯片数目也是相应的越来越多。为了降低测试成本，提高测试效率，不得不提高同测数目来进行应对。一般情况下，同测数目越高，测试时间越短。
但是大型逻辑测试仪器在测试芯片时，采用大规模的同时测试时，不可避免的要在一个测试单位内出现不完整芯片，不完整芯片的的接触垫(pad)的通孔呈暴露出来的状态，存在接触垫和地短路的风险，会影响测试的稳定性，降低测试成品率。
发明内容
本发明所要解决的技术问题是提供一种晶圆测试方法，能提高测试的稳定性，提高测试成品率。
为解决上述技术问题，本发明提供的晶圆测试方法包括如下步骤：
步骤一、进行晶圆外圈和晶圆内圈的划分，所述晶圆内圈为晶圆曝光有效区域，所述晶圆外圈位于所述晶圆内圈外部，位于所述晶圆外圈和所述晶圆内圈之间的呈环带状区域为晶圆曝光无效区域。
步骤二、在晶圆上进行测试单位的第一次排列并形成第一次排列结构，所述第一排列结构的所述测试单位根据所述晶圆的圆心进行对称的排列，相邻的所述测试单位相邻接但不交叠，所述测试单位为探针卡一次测试时所覆盖的区域，所述测试单位中包括多个同测的芯片，所述第一排列结构将所述晶圆上的所有芯片都覆盖。
步骤三、根据晶圆上的测试单位和所述晶圆外圈和所述晶圆内圈的位置关系确定测试单位所处的测试区域块，将和所述晶圆曝光无效区域相交的所述测试单位围绕形成的测试区域块定义为外圈测试区域块，将由所述外圈测试区域块内部的所述测试单位组成的测试区域块定义为内圈测试区域块。
步骤四、将所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动，使得所述外圈测试区域块的所述测试单位和所述晶圆曝光无效区域相交的芯片减少，以减少所述晶圆曝光无效区域的不成形芯片对测试的不利影响从而提高测试稳定性。
进一步的改进是，步骤四中移动后的所述外圈测试区域块中的所述测试单位和相邻的所述内圈测试区域块的所述测试单位部分重叠。
进一步的改进是，步骤四中所述外圈测试区域块中所有的所述测试单位都向所述晶圆内圈内部方向移动。
进一步的改进是，步骤四中所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动后，根据移动后的所述外圈测试区域块的所述测试单位的位置对所述内圈测试区域块的所述测试单位进行移动以及对和所述外圈测试区域块中向内移动的所述测试单位相对称的另一侧的所述外圈测试区域块中的所述测试单位进行移动，使得所述内圈测试区域块的所述测试单位和所述外圈测试区域块的所述测试单位相邻接但不相交叠。
进一步的改进是，所述测试单位最外侧的轮廓呈矩形结构。
进一步的改进是，步骤四中沿和所述测试单位的矩形结构的边平行或垂直的方向对所述外圈测试区域块中的所述测试单位进行移动。
进一步的改进是，对所述内圈测试区域块的所述测试单位进行移动以及对和所述外圈测试区域块中向内移动的所述测试单位相对称的另一侧的所述外圈测试区域块中的所述测试单位进行移动的方向和步骤四中对应向内移动的所述外圈测试区域块中的所述测试单位的移动方向相同。
进一步的改进是，步骤四中将所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动的距离要求保证移动的所述测试单位的离所述晶圆的圆心最远一侧的芯片至少有一个位于所述晶圆内圈中。
本发明通过根据晶圆曝光有效区域对晶圆进行内外圈的划分，以及根据测试单位和晶圆内外圈的位置关系进行内外圈测试区域块的划分，以及通过将外圈测试区域块的至少部分测试单位向晶圆内圈内部方向移动来减少外圈测试区域块的测试单位和晶圆曝光无效区域相交的芯片数目，从而能减少晶圆曝光无效区域的不成形芯片的接触垫和地短路的风险，从而提高测试的稳定性和测试成品率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例方法流程图；
图2是本发明第一实施例方法的第一次排列结构的示意图；
图3是本发明第一实施例方法的步骤四中对外圈测试区域块的至少部分测试单位移动后的示意图；
图4是本发明第一实施例方法对所有测试单位移动后的示意图；
图5是本发明第二实施例方法的对所有测试单位移动后的示意图。
具体实施方式
如图1所示，是本发明第一实施例方法流程图；本发明第一实施例晶圆测试方法包括如下步骤：
步骤一、如图2所示，进行晶圆外圈102和晶圆内圈101的划分，所述晶圆内圈101为晶圆曝光有效区域，所述晶圆外圈102位于所述晶圆内圈101外部，位于所述晶圆外圈102和所述晶圆内圈101之间的呈环带状区域为晶圆曝光无效区域。
步骤二、如图2所示，在晶圆101上进行测试单位104的第一次排列并形成第一次排列结构，所述第一排列结构的所述测试单位104根据所述晶圆的圆心进行对称的排列，相邻的所述测试单位104相邻接但不交叠，所述测试单位104为探针卡一次测试时所覆盖的区域，所述测试单位104中包括多个同测的芯片，所述第一排列结构将所述晶圆上的所有芯片都覆盖。
较佳选择为，所述测试单位104最外侧的轮廓呈矩形结构，每一个所述测试单位104中显示的1至24的数字表示共有24个同测的芯片，当然也能有其它数目的同测芯片数目，这里不一一举例。
步骤三、如图2所示，根据晶圆上的测试单位104和所述晶圆外圈102和所述晶圆内圈101的位置关系确定测试单位104所处的测试区域块，将和所述晶圆曝光无效区域相交的所述测试单位104围绕形成的测试区域块定义为外圈测试区域块，将由所述外圈测试区域块内部的所述测试单位104组成的测试区域块定义为内圈测试区域块。
图2中将和所述晶圆曝光无效区域相交的所述测试单位104的芯片用带斜杠的阴影标出。位于所述晶圆曝光无效区域中的芯片为不成形芯片也即无效芯片，位于所述晶圆曝光有效区域中的芯片为有效芯片。
步骤四、如图3所示，将所述外圈测试区域块的至少部分所述测试单位104向所述晶圆内圈101内部方向移动，使得所述外圈测试区域块的所述测试单位104和所述晶圆曝光无效区域相交的芯片减少，以减少所述晶圆曝光无效区域的不成形芯片对测试的不利影响从而提高测试稳定性。
图3中显示了6个移动的所述测试单位104并分别用1041,1042,1043,1044，1045，1046标出。
对各所述测试单位104的移动方向为：沿和所述测试单位104的矩形结构的边平行或垂直的方向对所述外圈测试区域块中的所述测试单位104进行移动。图3中显示的6个所述测试单位104的移动方向都为和测试单位1041、1042和1043相邻的边平行，其它没有显示的所述测试单位104也能沿和所述测试单位1041的移动方向垂直的方向移动。
对各所述测试单位104的移动距离为：将所述外圈测试区域块的至少部分所述测试单位104向所述晶圆内圈102内部方向移动的距离要求保证移动的所述测试单位104的离所述晶圆101的圆心最远一侧的芯片至少有一个位于所述晶圆内圈102中。如所述测试单位1041的最外侧的13和19号芯片，测试单位1042的最外侧的1,7,13,19号芯片以及所述测试单位1043的最外侧的1和7号芯片移动后都位于所述晶圆内圈102中且都用阴影标出；所述测试单位1044,1045，1046的也相类似，不再一一说明。
对将所述外圈测试区域块的至少部分所述测试单位104进行移动后，所述内圈测试区域块的所述测试单位104保持所述第一排列结构中的排列情形或进行相应的移动调整，这时移动后的所述外圈测试区域块中的所述测试单位104和相邻的所述内圈测试区域块的所述测试单位104部分重叠。如图4所示，所述测试单位1044和1047有重叠的芯片，1045和1048之间以及1046和1049也分别有重叠。重叠的部分会被测试两次，即每一个测试单位104的区域会被探针卡扎一次针进行测试，重叠的部分会被扎两次并进行两次测试。当然如果探针卡的材料选得足够好，多扎的一次痕迹几乎看不出，对芯片pad的影响可以忽略。
由于允许内部不同测试单位104的芯片的重叠，所以步骤四中能够实现将所述外圈测试区域块中所有的所述测试单位104都向所述晶圆内圈101内部方向移动。
本发明第二实施例方法和本发明第一实施例方法的区别之处为：本发明第二实施例方法的步骤四中所述外圈测试区域块的至少部分所述测试单位104向所述晶圆内圈101内部方向移动后，根据移动后的所述外圈测试区域块的所述测试单位104的位置对所述内圈测试区域块的所述测试单位104进行移动以及对和所述外圈测试区域块中向内移动的所述测试单位104相对称的另一侧的所述外圈测试区域块中的所述测试单位104进行移动，使得所述内圈测试区域块的所述测试单位104和所述外圈测试区域块的所述测试单位104相邻接但不相交叠。如图5所示，首先对测试单位1041、1042和1043进行移动，移动的方向都和测试单位1041、1042和1043的相邻近的边平行，移动距离保证测试单位1041、1042和1043的离所述晶圆101的圆心最远一侧的芯片至少有一个位于所述晶圆内圈102中。其次，依次对所述内圈测试区域块的所述测试单位1047、1048和1049进行移动以及对和测试单位1041、1042和1043的相对称的另一侧的所述外圈测试区域块的测试单位1044、1045和1046进行移动，移动方向和测试单位1041、1042和1043的移动方向相同，移动的距离也和测试单位1041、1042和1043的移动距离相同，保证各测试单位104之间相邻接但不相交叠。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种晶圆测试方法，其特征在于，包括如下步骤：
步骤一、进行晶圆外圈和晶圆内圈的划分，所述晶圆内圈为晶圆曝光有效区域，所述晶圆外圈位于所述晶圆内圈外部，位于所述晶圆外圈和所述晶圆内圈之间的呈环带状区域为晶圆曝光无效区域；
步骤二、在晶圆上进行测试单位的第一次排列并形成第一排列结构，所述第一排列结构的所述测试单位根据所述晶圆的圆心进行对称的排列，相邻的所述测试单位相邻接但不交叠，所述测试单位为探针卡一次测试时所覆盖的区域，所述测试单位中包括多个同测的芯片，所述第一排列结构将所述晶圆上的所有芯片都覆盖；
步骤三、根据晶圆上的测试单位和所述晶圆外圈和所述晶圆内圈的位置关系确定测试单位所处的测试区域块，将和所述晶圆曝光无效区域相交的所述测试单位围绕形成的测试区域块定义为外圈测试区域块，将由所述外圈测试区域块内部的所述测试单位组成的测试区域块定义为内圈测试区域块；
步骤四、将所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动，使得所述外圈测试区域块的所述测试单位和所述晶圆曝光无效区域相交的芯片减少，以减少所述晶圆曝光无效区域的不成形芯片对测试的不利影响从而提高测试稳定性。
2.如权利要求1所述的晶圆测试方法，其特征在于：步骤四中移动后的所述外圈测试区域块中的所述测试单位和相邻的所述内圈测试区域块的所述测试单位部分重叠。
3.如权利要求2所述的晶圆测试方法，其特征在于：步骤四中所述外圈测试区域块中所有的所述测试单位都向所述晶圆内圈内部方向移动。
4.如权利要求1所述的晶圆测试方法，其特征在于：步骤四中所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动后，根据移动后的所述外圈测试区域块的所述测试单位的位置对所述内圈测试区域块的所述测试单位进行移动以及对和所述外圈测试区域块中向内移动的所述测试单位相对称的另一侧的所述外圈测试区域块中的所述测试单位进行移动，使得所述内圈测试区域块的所述测试单位和所述外圈测试区域块的所述测试单位相邻接但不相交叠。
5.如权利要求1所述的晶圆测试方法，其特征在于：所述测试单位最外侧的轮廓呈矩形结构。
6.如权利要求5所述的晶圆测试方法，其特征在于：步骤四中沿和所述测试单位的矩形结构的边平行或垂直的方向对所述外圈测试区域块中的所述测试单位进行移动。
7.如权利要求2或3所述的晶圆测试方法，其特征在于：所述测试单位最外侧的轮廓呈矩形结构。
8.如权利要求7所述的晶圆测试方法，其特征在于：步骤四中沿和所述测试单位的矩形结构的边平行或垂直的方向对所述外圈测试区域块中的所述测试单位进行移动。
9.如权利要求4所述的晶圆测试方法，其特征在于：所述测试单位最外侧的轮廓呈矩形结构。
10.如权利要求9所述的晶圆测试方法，其特征在于：步骤四中沿和所述测试单位的矩形结构的边平行或垂直的方向对所述外圈测试区域块中的所述测试单位进行移动。
11.如权利要求9所述的晶圆测试方法，其特征在于：对所述内圈测试区域块的所述测试单位进行移动以及对和所述外圈测试区域块中向内移动的所述测试单位相对称的另一侧的所述外圈测试区域块中的所述测试单位进行移动的方向和步骤四中对应向内移动的所述外圈测试区域块中的所述测试单位的移动方向相同。
12.如权利要求1或2或3或4或5或6或9或10或11所述的晶圆测试方法，其特征在于：步骤四中将所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动的距离要求保证移动的所述测试单位的离所述晶圆的圆心最远一侧的芯片至少有一个位于所述晶圆内圈中。
13.如权利要求7所述的晶圆测试方法，其特征在于：步骤四中将所述外圈测试区域块的至少部分所述测试单位向所述晶圆内圈内部方向移动的距离要求保证移动的所述测试单位的离所述晶圆的圆心最远一侧的芯片至少有一个位于所述晶圆内圈中。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679690B (zh) * 2016-01-27 2019-04-16 上海华岭集成电路技术股份有限公司 提高测试晶圆使用寿命的方法
CN106054065A (zh) * 2016-05-20 2016-10-26 西安紫光国芯半导体有限公司 一种晶圆级针对每个芯片dc参数的调节方法
CN108535621B (zh) * 2018-04-11 2021-01-22 上海华虹宏力半导体制造有限公司 分立器件芯片的晶圆测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1912637A (zh) * 2005-08-09 2007-02-14 三星电子株式会社 圆环形并联探针卡及使用该卡检测半导体晶片的方法
CN101459095A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 晶圆在线检测方法及在线检测装置
CN103646889A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 晶圆缺陷检测方法
CN103855045A (zh) * 2012-11-29 2014-06-11 上海华虹宏力半导体制造有限公司 晶圆上芯片参数的修调方法
CN103869232A (zh) * 2014-03-06 2014-06-18 上海华虹宏力半导体制造有限公司 测试装置和测试方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109872A (ja) * 2005-10-13 2007-04-26 Japan Electronic Materials Corp 半導体ウエハの検査に用いるプローブカードの針立て領域の設定方法。
JP2008187032A (ja) * 2007-01-30 2008-08-14 Sharp Corp 半導体ウエハ、半導体ウエハの製造方法および半導体チップ
JP2010027729A (ja) * 2008-07-16 2010-02-04 Elpida Memory Inc プローブ装置及びそれを用いた半導体ウェハの検査方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1912637A (zh) * 2005-08-09 2007-02-14 三星电子株式会社 圆环形并联探针卡及使用该卡检测半导体晶片的方法
CN101459095A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 晶圆在线检测方法及在线检测装置
CN103855045A (zh) * 2012-11-29 2014-06-11 上海华虹宏力半导体制造有限公司 晶圆上芯片参数的修调方法
CN103646889A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 晶圆缺陷检测方法
CN103869232A (zh) * 2014-03-06 2014-06-18 上海华虹宏力半导体制造有限公司 测试装置和测试方法

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