CN105226140A - 倒装led芯片制备方法 - Google Patents

倒装led芯片制备方法 Download PDF

Info

Publication number
CN105226140A
CN105226140A CN201410276020.1A CN201410276020A CN105226140A CN 105226140 A CN105226140 A CN 105226140A CN 201410276020 A CN201410276020 A CN 201410276020A CN 105226140 A CN105226140 A CN 105226140A
Authority
CN
China
Prior art keywords
electrode
led chips
flip led
bonding
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410276020.1A
Other languages
English (en)
Other versions
CN105226140B (zh
Inventor
李智勇
徐慧文
张宇
李起鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Enraytek Optoelectronics Co Ltd
Original Assignee
Enraytek Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Enraytek Optoelectronics Co Ltd filed Critical Enraytek Optoelectronics Co Ltd
Priority to CN201410276020.1A priority Critical patent/CN105226140B/zh
Publication of CN105226140A publication Critical patent/CN105226140A/zh
Application granted granted Critical
Publication of CN105226140B publication Critical patent/CN105226140B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

本发明提出了一种倒装LED芯片制备方法,采用一层隔离层进行隔离,然后刻蚀后再分别形成键合P电极、键合N电极,在简化工艺的前体下,形成具有电流分布均匀、电压低、亮度高等优点的倒装LED芯片,同时,由于形成的键合P电极和键合N电极位于同一平面,因此在将其封装至散热基板上时,无需在散热基板上形成金属凸点,可以直接封装在平面的散热基板表面。进一步的,N电极可以为插指或者环状广泛分布,在保证电流分布均匀的前提下,很大限度的减少了刻蚀面积,保留了更大的发光面积;倒装LED芯片共晶焊面积远大于现有技术中通过金属凸点封装的倒装LED芯片,增大了导热面积,从而更有利于倒装LED芯片热量的传导。

Description

倒装LED芯片制备方法
技术领域
本发明涉及LED制造领域,尤其涉及一种倒装LED芯片制备方法。
背景技术
传统的正装结构LED(发光二极管)芯片,P型GaN掺杂困难导致空穴载流子浓度低下和不易长厚而导致电流不易扩散,当前普遍采用在P型GaN表面制备超薄金属薄膜或ITO薄膜的方法使电流得均匀扩散。但是金属薄膜电极层要吸收部分光降低出光效率,如果将其厚度减薄反过来又限制电流扩散层在P型GaN层表面实现均匀和可靠的电流扩散。ITO透光率虽然高达90%,但电导率却不及金属,电流的扩散效果亦有限。而且这种结构的电极和引线做到出光面,工作时会挡住部分光线。因此,这种P型接触结构制约了LED芯片的工作电流大小。另一方面,这种结构的PN结热量通过蓝宝石衬底导出,鉴于蓝宝石的导热系数很低,对大尺寸的功率型芯片来说导热路径较长,这种LED芯片的热阻较大,工作电流也受到限制。
为了克服正装LED芯片的上述不足,业界也提出了一种倒装LED芯片(Flipchip)结构。首先制备具有适合共晶焊接的大尺寸LED芯片,同时制备相应尺寸的散热载基板,并在其上制作共晶焊接电极的金导电层和引出导电层(超声波金丝球焊点)。然后,利用共晶焊接设备将大尺寸LED芯片与散热载基板焊接在一起。在这种结构中,光从蓝宝石衬底取出。由于光不从电流扩散层出射,这样不透光的电流扩散层可以加厚,可以均匀倒装LED芯片的电流密度分布。同时这种结构还可以将PN结的热量直接通过金导电层或金属凸点导给热导系数比蓝宝石高3~5倍的的硅衬底,散热效果更优;而且在PN结与P电极之间增加了一个光反射层,又消除了电极和引线的挡光,因此这种结构具有电、光、热等方面较优的特性。由于其兼顾出光效率高和散热性好的优点,目前国内外多家公司开始加大对倒装LED芯片的研发投入。
请参考图1,图1为现有技术中封装后倒装LED芯片的结构示意图;所述倒装LED芯片包括蓝宝石衬底20、GaN层30、发光层40、N电极51和P电极52,其中,光线如图中箭头所示,从蓝宝石衬底20发出,所述倒装LED芯片通过金属凸点11与金导电层12相连,所述金导电层12连接在散热载基板10上。
现有技术中利用焊接设备将准备好的倒装LED芯片与带有金属凸点11的散热载基板10焊在一起。然而由于形成金属凸点的工艺避免不了形成的金属凸点大小有差异,焊接均匀性及平整性等原因导致的良率问题,使倒装LED芯片封装的工艺复杂且可靠性低。
发明内容
本发明的目的在于提供一种倒装LED芯片制备方法,具有电流分布均匀、电压低、亮度高、易封装等优势,克服现有技术中封装困难等问题。
为了实现上述目的,本发明提出了一种倒装LED芯片制备方法,包括步骤:
提供衬底,在所述衬底上依次形成N-GaN、量子阱、P-GaN和金属电极层,所述N-GaN和所述衬底相连,所述P-GaN和所述金属电极层相连,所述量子阱位于所述N-GaN和P-GaN之间,所述金属电极层暴露出部分P-GaN;
依次刻蚀所述P-GaN和量子阱,暴露出部分N-GaN;
在所述N-GaN表面形成N电极;
在所述N-GaN、金属电极层和N电极上形成隔离层;
刻蚀所述隔离层,暴露出部分金属电极层和部分N电极;
在所述隔离层上分别形成键合P电极和键合N电极,所述键合P电极与所述金属电极层相连,所述键合N电极与所述N电极相连。
进一步的,在所述的倒装LED芯片制备方法中,所述金属电极层包括欧姆接触层、反射层和保护层,所述欧姆接触层形成于所述P-GaN上,所述反射层形成于所述欧姆接触层上,所述保护层形成于所述反射层上。
进一步的,在所述的倒装LED芯片制备方法中,所述欧姆接触层为ITO、AZO、ZnO或NiAu。
进一步的,在所述的倒装LED芯片制备方法中,所述反射层包括多层材料,分别由Ni/Ag/Ti/Pt/Au组成、Ni/Al/Ti/Pt/Au组成、Ni/Ag/Ni/Au组成、或由Ni/Al/Ti/Au组成。
进一步的,在所述的倒装LED芯片制备方法中,所述Ag或Al的厚度范围均是150nm~300nm。
进一步的,在所述的倒装LED芯片制备方法中,所述保护层由Ti/Pt/Ti/Pt/Ti/Pt组成、W/Ti组成或由WTi合金组成。
进一步的,在所述的倒装LED芯片制备方法中,所述N电极为插指状或环状。
进一步的,在所述的倒装LED芯片制备方法中,所述隔离层为SiO2或Si3N4
进一步的,在所述的倒装LED芯片制备方法中,所述键合P电极和键合N电极为圆形或多边形。
进一步的,在所述的倒装LED芯片制备方法中,所述倒装LED芯片的长宽比范围为2:1~5:1。
与现有技术相比,本发明的有益效果主要体现在:采用一层隔离层进行隔离,然后刻蚀后再分别形成键合P电极、键合N电极,在简化工艺的前体下,形成具有电流分布均匀、电压低、亮度高等优点的倒装LED芯片,同时,由于形成的键合P电极和键合N电极位于同一平面,因此在将其封装至散热基板上时,无需在散热基板上形成金属凸点,可以直接封装在平面的散热基板表面。
进一步的,N电极可以为插指或者环状广泛分布,在保证电流分布均匀的前提下,很大限度的减少了刻蚀面积,保留了更大的发光面积;倒装LED芯片共晶焊面积远大于现有技术中通过金属凸点封装的倒装LED芯片,增大了导热面积,从而更有利于倒装LED芯片热量的传导。
附图说明
图1为现有技术中封装后倒装LED芯片的结构示意图;
图2为本发明一实施例中倒装LED芯片制备方法的流程图;
图3至图图9为本发明一实施例中倒装LED芯片制备过程中的俯视图;
图10至图11为本发明一实施例中倒装LED芯片制备过程中的剖面示意图;
图12为本发明一实施例中倒装LED芯片封装至散热基板上的剖面示意图。
具体实施方式
下面将结合示意图对本发明的倒装LED芯片制备方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2,在本实施例中,提出了一种倒装LED芯片制备方法,包括步骤:
S100:提供衬底200,在所述衬底200上依次形成N-GaN310、量子阱320、P-GaN330和金属电极层,所述N-GaN310和所述衬底200相连,所述P-GaN330和所述金属电极层相连,所述量子阱320位于所述N-GaN310和P-GaN330之间,所述金属电极层暴露出部分P-GaN330;
在步骤S100中,请结合图3至图5以及图10所示,所述衬底200为蓝宝石衬底,所述金属电极层包括欧姆接触层410、反射层420和保护层430,所述欧姆接触层410形成于所述P-GaN330上,如图3所示;所述反射层420形成于所述欧姆接触层410上,如图4所示;所述保护层430形成于所述反射层420上,如图5所示;所述欧姆接触层410为ITO、AZO、ZnO或NiAu,所述反射层420包括多层材料,分别由Ni/Ag/Ti/Pt/Au组成、Ni/Al/Ti/Pt/Au组成、Ni/Ag/Ni/Au组成、或由Ni/Al/Ti/Au组成;所述保护层430由Ti/Pt/Ti/Pt/Ti/Pt组成、W/Ti组成或由WTi合金组成;其中,所述反射层420起着反射光的作用,其内部的主要反射金属为Al或Ag,两者的厚度范围在150nm~300nm,例如是200nm,所述反射层420薄膜层兼顾反射镜、电流扩散及散热性能等;
S200:依次刻蚀所述P-GaN330和量子阱320,暴露出部分N-GaN310;
在步骤S200中,采用干法刻蚀,依次刻蚀所述P-GaN330和量子阱320,暴露出部分N-GaN310,如图6所示;
S300:在所述N-GaN310表面形成N电极610;
在步骤S300中,在暴露出的N-GaN310表面形成插指状或者环状的N电极610,如图7所示,N电极610遍布所述N-GaN310,从而能够使电流分别的较为均匀,在此N电极610为插指状,在本实施例的以外的其它实施例中,N电极610可以为其它形状,所述N电极610与所述N-GaN310欧姆接触,属于导电材料;
S400:在所述N-GaN310、金属电极层和N电极610上形成隔离层500;
请参考图8,在步骤S400中,所述隔离层500的材质为SiO2或Si3N4,其通过化学气相沉积形成,起隔离绝缘作用,在本实施例中,通过一层工艺简单的隔离层500便能够将后续形成的键合P电极和键合N电极隔离开,同时可以形成较大的电极,从而方便后续将倒装LED芯片结构封装在散热基板上,并且无需散热基板形成有金属凸点,从而可以避免现有技术中存在的技术问题;
S500:刻蚀所述隔离层500,暴露出部分金属电极层和部分N电极610;
请继续参考图8,可以采用干法刻蚀隔离层500,从而形成通孔510,所述通孔510一部分暴露出部分金属电极层,一部分暴露出部分N电极610,用于与后续形成的键合P电极和键合N电极相连;
S600:在所述隔离层500上分别形成键合P电极630和键合N电极620,所述键合P电极630与所述金属电极层相连,所述键合N电极620与所述N电极610相连。
请参考图9和图11,在步骤S600中,所述键合P电极630和键合N电极620为Au、Sn或Au、Sn搭配Cr、Al、Ti或Pt,其形状可以为圆形、方形或其他类型的多边形,其位置可以在倒装LED芯片的两端或者中间皆可,只需与散热基板的金导电层相对应即可。
在本实施例中,所述欧姆接触层410采用蒸镀方式形成,使用负胶剥离技术(Lift-off)选择性的在固定区域蒸镀形成反射层420和保护层430,采用电子束(E-Beam)或溅射(Sputter)方式和负胶剥离技术在选定区域蒸镀N电极610,同样的,使用电子束(E-Beam)或溅射(Sputter)方式和负胶剥离技术在选定区域蒸镀键合P电极630和键合N电极620。
同时,本实施例还提出了一种倒装LED芯片结构,采用上文所述的倒装LED芯片制备方法,所述结构包括:
衬底200、N-GaN310、量子阱320、P-GaN330、金属电极层、隔离层500、N电极610、键合P电极630和键合N电极620,其中,所述N-GaN310、量子阱320、P-GaN330和金属电极层依次形成于所述衬底200上,所述N电极610形成于所述N-GaN310上,所述隔离层500覆盖所述衬底200,所述隔离层500设有通孔510分别暴露出部分N电极610和金属电极层,所述键合N电极620与所述N电极610相连,所述键合P电极630与所述金属电极层相连。
请参考图12,在本实施例的另一方面还提出了一种倒装LED芯片结构封装结构,所述封装结构包括上文所述的倒装LED芯片结构和散热基板100,所述散热基板100包括多个金导电层110,所述金导电层110分别与所述键合P电极630、键合N电极620相连。
可见,本实施例提出的倒装LED芯片结构在进行封装时,无需在散热基板100上形成金属凸点,从而避免了金属凸点大小不一致影响封装效果。同时,本发明提出的是一种高亮度小版型倒装LED芯片的制备方法,优化了传统的flip-chip制备工艺,制备得到易封装的倒装芯片。N电极可以插指式或者环状式的分布,在保留最大化发光面积的前提下,借助芯片边缘蒸镀一圈的N电极,解决了电流分布不均匀、芯片边框发光差的问题;同时键合P电极和键合N电极可以根据使用条件进行设计(面积、位置、形状等均可改变),能更好地满足倒装LED封装的要求;此外,本实施例提出的倒装LED芯片只需要一层绝缘的隔离层即可,减少工艺步骤,降低倒装LED芯片生产成本。
综上,在本发明实施例提供的倒装LED芯片制备方法中,采用一层隔离层进行隔离,然后刻蚀后再分别形成键合P电极、键合N电极,在简化工艺的前体下,形成具有电流分布均匀、电压低、亮度高等优点的倒装LED芯片,同时,由于形成的键合P电极和键合N电极位于同一平面,因此在将其封装至散热基板上时,无需在散热基板上形成金属凸点,可以直接封装在平面的散热基板表面。进一步的,N电极可以为插指或者环状广泛分布,在保证电流分布均匀的前提下,很大限度的减少了刻蚀面积,保留了更大的发光面积;倒装LED芯片共晶焊面积远大于现有技术中通过金属凸点封装的倒装LED芯片,增大了导热面积,从而更有利于倒装LED芯片热量的传导。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。

Claims (10)

1.一种倒装LED芯片制备方法,包括步骤:
提供衬底,在所述衬底上依次形成N-GaN、量子阱、P-GaN和金属电极层,所述N-GaN和所述衬底相连,所述P-GaN和所述金属电极层相连,所述量子阱位于所述N-GaN和P-GaN之间,所述金属电极层暴露出部分P-GaN;
依次刻蚀所述P-GaN和量子阱,暴露出部分N-GaN;
在所述N-GaN表面形成N电极;
在所述N-GaN、金属电极层和N电极上形成隔离层;
刻蚀所述隔离层,暴露出部分金属电极层和部分N电极;
在所述隔离层上分别形成键合P电极和键合N电极,所述键合P电极与所述金属电极层相连,所述键合N电极与所述N电极相连。
2.如权利要求1所述的倒装LED芯片制备方法,其特征在于,所述金属电极层包括欧姆接触层、反射层和保护层,所述欧姆接触层形成于所述P-GaN上,所述反射层形成于所述欧姆接触层上,所述保护层形成于所述反射层上。
3.如权利要求2所述的倒装LED芯片制备方法,其特征在于,所述欧姆接触层为ITO、AZO、ZnO或NiAu。
4.如权利要求2所述的倒装LED芯片制备方法,其特征在于,所述反射层包括多层材料,分别由Ni/Ag/Ti/Pt/Au组成、Ni/Al/Ti/Pt/Au组成、Ni/Ag/Ni/Au组成、或由Ni/Al/Ti/Au组成。
5.如权利要求4所述的倒装LED芯片制备方法,其特征在于,所述Ag或Al的厚度范围均是50nm~300nm。
6.如权利要求2所述的倒装LED芯片制备方法,其特征在于,所述保护层由Ti/Pt/Ti/Pt/Ti/Pt组成、W/Ti组成或由WTi合金组成。
7.如权利要求1所述的倒装LED芯片制备方法,其特征在于,所述N电极为插指状或环状。
8.如权利要求1所述的倒装LED芯片制备方法,其特征在于,所述隔离层为SiO2或Si3N4
9.如权利要求1所述的倒装LED芯片制备方法,其特征在于,所述键合P电极和键合N电极为圆形或多边形。
10.如权利要求1所述的倒装LED芯片制备方法,其特征在于,所述倒装LED芯片的长宽比范围为2:1~5:1。
CN201410276020.1A 2014-06-19 2014-06-19 倒装led芯片制备方法 Expired - Fee Related CN105226140B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410276020.1A CN105226140B (zh) 2014-06-19 2014-06-19 倒装led芯片制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410276020.1A CN105226140B (zh) 2014-06-19 2014-06-19 倒装led芯片制备方法

Publications (2)

Publication Number Publication Date
CN105226140A true CN105226140A (zh) 2016-01-06
CN105226140B CN105226140B (zh) 2018-06-01

Family

ID=54994974

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410276020.1A Expired - Fee Related CN105226140B (zh) 2014-06-19 2014-06-19 倒装led芯片制备方法

Country Status (1)

Country Link
CN (1) CN105226140B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461803A (zh) * 2018-09-29 2019-03-12 江苏芯力特电子科技有限公司 一种倒装芯片的加工方法
CN110289281A (zh) * 2019-07-26 2019-09-27 山东大学 一种倒装GaN基HEMT-LED集成器件及其制备方法
CN113257973A (zh) * 2020-12-07 2021-08-13 南昌大学 一种具有p面反射电极结构的深紫外led及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412355A (zh) * 2010-09-17 2012-04-11 Lg伊诺特有限公司 发光器件
US20130049053A1 (en) * 2011-08-31 2013-02-28 Nichia Corporation Semiconductor light emitting device including metal reflecting layer
CN103489983A (zh) * 2012-06-11 2014-01-01 铼钻科技股份有限公司 覆晶式发光二极管及其制法与应用

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102412355A (zh) * 2010-09-17 2012-04-11 Lg伊诺特有限公司 发光器件
US20130049053A1 (en) * 2011-08-31 2013-02-28 Nichia Corporation Semiconductor light emitting device including metal reflecting layer
CN103489983A (zh) * 2012-06-11 2014-01-01 铼钻科技股份有限公司 覆晶式发光二极管及其制法与应用

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461803A (zh) * 2018-09-29 2019-03-12 江苏芯力特电子科技有限公司 一种倒装芯片的加工方法
CN110289281A (zh) * 2019-07-26 2019-09-27 山东大学 一种倒装GaN基HEMT-LED集成器件及其制备方法
CN113257973A (zh) * 2020-12-07 2021-08-13 南昌大学 一种具有p面反射电极结构的深紫外led及其制备方法
CN113257973B (zh) * 2020-12-07 2022-05-27 南昌大学 一种具有p面反射电极结构的深紫外led及其制备方法

Also Published As

Publication number Publication date
CN105226140B (zh) 2018-06-01

Similar Documents

Publication Publication Date Title
CN106340576B (zh) 发光元件及发光装置
CN103682004B (zh) 一种改善出光率的发光二极管倒装芯片及其制备方法
CN103560193B (zh) 低成本的垂直结构发光二极管芯片及其制备方法
CN104064634A (zh) 一种高亮度GaN基共晶焊发光二极管的制造方法
US20120043576A1 (en) Led package structure
CN102800778A (zh) 一种芯片倒装的发光二极管及其制造方法
US20210226095A1 (en) Light-emitting diode and manufacturing method thereof
CN105742450A (zh) 照射出特定平面几何图形光斑的led芯片的制备方法及结构
CN103078050A (zh) 一种倒装led芯片及其制造方法
CN106409997A (zh) Led芯片及其形成方法
TW201407760A (zh) 發光二極體陣列
CN209374473U (zh) 一种半导体发光元件
CN105336829B (zh) 倒装发光二极管结构及其制作方法
CN105226140A (zh) 倒装led芯片制备方法
CN104868021A (zh) 倒装led芯片及其制造方法
CN106848006A (zh) 倒装led芯片及其制备方法
CN105226177B (zh) 倒装led芯片的共晶电极结构及倒装led芯片
CN102214746B (zh) 一种氮化镓基功率型led芯片制作方法
CN104733572A (zh) 倒装led芯片及其制造方法
CN109103316A (zh) 一种led倒装芯片及其制造方法
CN203503689U (zh) 覆晶式led芯片
CN104064641B (zh) 通孔垂直型led的制作方法
TWM460413U (zh) 半導體發光元件結構
CN106159056A (zh) 一种倒装高压芯片及其制作方法
CN201904337U (zh) 一种具有集成电路的发光器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180601

Termination date: 20200619

CF01 Termination of patent right due to non-payment of annual fee