CN105185905A - 相变化存储装置及其制造方法 - Google Patents

Abstract

一种相变化存储装置的制造方法是以现有的成熟半导体制程在遮罩的通孔侧壁上形成所需的牺牲材料，移除遮罩后，留下的牺牲材料即可作为定义加热器尺寸的遮罩，因此，依据侧壁上牺牲材料的厚度，可精确定义尺寸极小的加热器。同时亦揭示一种以上述制造方法制造的相变化存储装置。

Description

相变化存储装置及其制造方法

【技术领域】

本发明是有关一种存储装置及其制造方法，特别是一种相变化存储装置及其制造方法，其使加热器以及相变化材料之间具有较小的接触面积。

【背景技术】

相变化存储装置为一种非挥发性随机存取存储存储器。相变化存储装置中的相变化材料可通过施加适当的电流而在结晶态与非结晶态之间转换。相变化材料的不同状态(例如结晶、半结晶、非结晶)代表不同的电阻值。一般而言，非结晶态者相较于结晶态者具有较高的电阻值，因此，通过量测电阻值即可存取资料。

为了改变相变化材料的结晶态，须以加热器对相变化材料加热。一种已知的相变化存储装置的加热器以及相变化材料间具有较大的接面，如此可获得较佳的导电特性。然而，使较大接面的相变化材料转换成结晶态需要较大的功耗，此外，反复转换相变化材料的结晶态容易产生空洞(void)，导致产品的可靠性降低。另一种已知的相变化存储装置则是在渐缩的凹槽内填充相变化材料，以使加热器以及相变化材料间的接面缩小。然而，上述结构在填充相变化材料时，由于凹槽底部较小，因此容易因填充不完全而形成空洞，同样导致产品的可靠性降低或直接报废。

此外，一种已知的相变化存储装置的制造方法是先在遮罩上形成较大的通孔，接着在通孔中沉积适当材料。由于沉积的过程，通孔的开口会逐渐闭合，因而在通孔中形成一孔洞。再蚀刻打开通孔时，依据孔洞的大小即定义出一较小的通孔。最后借由此较小的通孔定义出较小尺寸的加热器。然而，上述半导体制程需要额外的遮罩且较不成熟，孔洞的尺寸不易控制，因而导致加热器的大小不易控制。换言之，在形成上述较大通孔、孔洞以及较小通孔的过程中，对每个存储单元间的制程变异的要求非常严格，否则最后每个存储单元间的特性差异过大。此外，加热器的尺寸也不容易进一步缩小。

有鉴于此，如何稳定地制造具有较小尺寸的加热器的相变化存储装置便是目前极需努力的目标。

【发明内容】

本发明提供一种相变化存储装置及其制造方法，其是以现有的成熟半导体制程在通孔的侧壁上形成所需的牺牲材料，以作为定义加热器尺寸的遮罩，如此即可精确定义较小尺寸的加热器。

本发明一实施例的相变化存储装置的制造方法包含：提供一基板，其包含多个底电极；形成一导电层于基板上，其中导电层与多个底电极电性连接；形成一图案化遮罩于导电层，其中图案化遮罩具有至少一通孔以曝露出导电层，且图案化遮罩的通孔的侧壁投影于相邻的多个底电极；形成一牺牲材料于图案化遮罩的顶表面以及通孔的侧壁；移除图案化遮罩；以及依据牺牲材料图案化导电层，以形成至少一加热器。

本发明另一实施例的相变化存储装置包含一基板以及多个存储单元。基板包含多个存取电路。多个存储单元设置于基板，且每一存储单元包含一底电极、一加热器、一相变化材料以及一顶电极。底电极与存取电路电性连接。加热器跨设于底电极以及另一相邻存储单元的底电极上。相变化材料设置于加热器上。顶电极设置于相变化材料上。

以下借由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

【附图说明】

图1a至图11为一示意图，显示本发明第一实施例的相变化存储装置的制造方法。

图12为一电路图，显示本发明一实施例的相变化存储装置的等效电路。

图13为一示意图，显示本发明第二实施例的相变化存储装置。

图14为一示意图，显示本发明第三实施例的相变化存储装置。

图15为一示意图，显示本发明第四实施例的相变化存储装置。

【符号说明】

10基板

11、11a、11b存取电路

110扩散区

111、111a、111b栅极

112、112a源极

113、113a、113b漏极

12、12a、12b底电极

20导电层

21加热器

30遮罩

31通孔

40牺牲材料

50介电层

60相变化材料

70顶电极

81、81a、81b导电接点

BL1、BL2比特线

D长度

H高度

N1金属氧化物半导体场效晶体管

R1、R2电阻

Rgst相变化材料的电阻

WL1、WL2字元线

【具体实施方式】

以下将详述本发明的各实施例，并配合图式作为例示。除了该多个详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明的范围内，并以申请专利范围为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免对本发明形成不必要的限制。图式中相同或类似的元件将以相同或类似符号来表示。特别注意的是，图式仅为示意的用，并非代表元件实际的尺寸或数量，有些细节可能未完全绘出，以求图式的简洁。

请参照图1a至图11，以说明本发明的一实施例的相变化存储装置的制造方法。首先，提供一基板10。请参照图1a以及图1b，其中，图1a为基板10的俯视图；图1b为基板10沿图1a中AA线的剖面结构。基板10包含多个存取电路，例如图1b的标号11、11a、11b。于一实施例中，基板10可为硅基板，但不限于此，其它适合的材料亦可作为基板10，例如陶瓷材料、有机材料或玻璃材料。存取电路11、11a、11b可为一开关元件，例如金属氧化物半导体场效晶体管(MetalOxideSemiconductorFieldEffectTransistor，MOSFET)，如图1b中所示的扩散区110、MOSFET的栅极111、111a、111b、源极112、112a以及漏极113、113a、113b。借由控制MOSFET的栅极111、111a、111b电压即可控制每一存储单元的读写。于一实施例中，存取电路11a、11b共同源极112a，以使存取电路11a的漏极12a与另一存取电路11的漏极12相邻以及存取电路11b的漏极12b与另一存取电路11的漏极12相邻，如此可使单位基板面积内设置较多的存取电路11、11a、11b。可以理解的是，MOSFET的栅极、源极以及漏极的导电接点可为平面状导电区域或为柱状的导电插塞。此外，基板10更包含多个底电极12、12a、12b，其设置于MOSFET的漏极上，以供后续制作加热器于底电极12、12a、12b上。于一实施例中，底电极12、12a、12b的材料可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。

为使图式简洁，相同形状的元件沿用图1b中所使用的标号，并在后续图式中省略相同元件的标号。请参照图2，形成一导电层20于基板10上，并使导电层20与多个底电极12、12a、12b电性连接。举例而言，导电层20可利用物理气相沉积(physicalvapordeposition，PVD)、化学气相沉积(chemicalvapordeposition，CVD)或原子层沉积(atomiclayerdeposition，ALD)等技术沉积于基板10上。于一实施例中，导电层20的材料可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。

请参照图3a以及图3b，其中图3a为俯视图；图3b显示沿图3a中AA线的剖面结构。接着，形成一图案化遮罩30于导电层20上。图案化遮罩30具有至少一通孔31以曝露出导电层20。需特别强调的是，图案化遮罩30的部分侧壁投影于相邻的多个底电极12、12a、12b上。于一实施例中，图案化遮罩30的材料可为多晶硅、氧化物或光阻材料。

接着，形成一牺牲材料40于通孔31的侧壁上，如图5所示。举例而言，请参照图4，可先利用物理气相沉积(PVD)、化学气相沉积(chemicalvapordeposition，CVD)或原子层沉积(atomiclayerdeposition，ALD)等技术将牺牲材料40沉积于图案化遮罩30的顶表面以及通孔31的侧壁以及底部。接着，再以等离子蚀刻等干式蚀刻技术移除图案化遮罩30顶表面以及通孔31底部的牺牲材料40，以曝露出图案化遮罩30的顶表面以及通孔31底部的导电层20，而仅保留通孔31侧壁上的牺牲材料40，如图5所示。于一实施例中，牺牲材料40可为氧化物或氮化物，例如二氧化硅、氮化硅或氮氧化硅。

接着，以电解蚀刻或等离子蚀刻等干式蚀刻技术或化学蚀刻等湿式蚀刻技术移除图案化遮罩30，如此一来，未被移除的通孔31侧壁上的牺牲材料40即部分投影于相邻的多个底电极12、12a、12b上，如图6a以及图6b所示，其中图6a为俯视图；图6b显示沿图6a中AA线的剖面结构。可以理解的是，依据图案化遮罩30以及牺牲材料40的不同，选择适当的蚀刻液即可蚀刻图案化遮罩30以及牺牲材料40时有较高的选择比，更具体而言，选择蚀刻图案化遮罩30比蚀刻牺牲材料40快的蚀刻方法，亦即移除图案化遮罩30的速率大于移除牺牲材料40的速率，较佳的情况是移除图案化遮罩30的速率远远大于移除牺牲材料40的速率。

请参照图7，依据牺牲材料40的图案，以干式蚀刻技术或湿式蚀刻技术部分移除导电层20即可图案化导电层20。可以理解的是，依据导电层20以及牺牲材料40的不同，选择适当的蚀刻液即可蚀刻导电层20以及牺牲材料40时有较高的选择比，更具体而言，选择蚀刻导电层20比蚀刻牺牲材料40快的蚀刻方法，亦即移除导电层20的速率大于移除牺牲材料40的速率，较佳的情况是移除导电层20的速率远远大于移除牺牲材料40的速率。请参照图8a以及图8b，其中图8a为俯视图；图8b显示沿图8a中AA线的剖面结构，移除牺牲材料40后，图案化的导电层即可作为加热器21。于一实施例中，加热器21的底部宽度大于等于加热器21的顶部宽度。加热器21的底部与底电极12、12a、12b的接触面积较大可获得较佳的导电特性，加热器21的顶部较窄则可获得较佳的加热效率。可以理解的是，加热器21的尺寸是由沉积于通孔31侧壁上的牺牲材料40的厚度所定义，因此，加热器21的尺寸能够以现有的成熟半导体制程精确制作出较小尺寸的加热器21。举例而言，加热器21的宽度约为7nm，远小于已知的加热器尺寸，约为30nm。此外，加热器21是依据通孔31的形状跨设于相邻的底电极上，因此，即使加热器21的宽度极小，加热器21仍具有较佳的物理强度而不易断裂损坏。

请参照图9，接着，以物理气相沉积(PVD)、化学气相沉积(chemicalvapordeposition，CVD)或原子层沉积(atomiclayerdeposition，ALD)等沉积技术形成一介电层50覆盖加热器21。于一实施例中，介电层50的材料可为氧化物或氮化物，例如二氧化硅、氮化硅或氮氧化硅。可以理解的是，牺牲材料40以及介电层50可为相同的材料，因此，图8a以及图8b所示的步骤可加以省略。请参照图10，接着，以化学机械研磨(chemical-mechanicalpolish，CMP)等技术平坦化介电层50，以曝露出加热器21的顶表面。

请参照图11，本发明的制造方法更包含形成图案化的相变化材料60于加热器21上，并与加热器21电性连接以及形成一顶电极70于相变化材料60上。举例而言，可先形成一相变化材料层于介电层50上，再利用光刻蚀刻技术图案化相变化材料，使图案化的相变化材料形成于相对应的加热器21上。形成相变化材料60以及顶电极70于相对应加热器21上的详细制造流程可利用现有的半导体制程实现，在此不再赘述。于一实施例中，相变化材料60可为包含锗、锑以及碲至少其中之一的硫属化合物(chalcogenide)或合金。硫属化合物包含具有较多正电元素或根基的化合物。硫属化合物合金包括将硫属化合物与其他材料如过渡金属等结合。此外，下列合金亦可作为相变化材料，例如镓/锑、锗/锑、铟/锑、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲以及碲/锗/锑/硫等，其中较佳者为锗/锑/碲合金家族。

依据图11所示的结构，本发明的相变化存储装置的等效电路如图12所示，其中虚线区域代表一个存储单元(memorycell)；符号WL1、WL2代表字元线；符号BL1、BL2代表比特线；符号N1代表存取电路11、11a、11b，即金属氧化物半导体场效晶体管(MOSFET)；符号Rgst代表相变化材料60的电阻；符号R1代表加热器21沿垂直基板方向的电阻，亦即投影于底电极12、12a、12b的加热器21的电阻；符号R2代表加热器沿平行基板方向的横向圆弧状结构的电阻，如图8a所示，亦即未投影于底电极12、12a、12b的加热器21的电阻。由于本发明的相变化存储装置的加热器21跨设于底电极12以及另一相邻存储单元的底电极12a或12b上，因此，图12所示的本发明的相变化存储装置与已知的相变化存储装置比较，其主要差异在于本发明的相变化存储装置额外多了一个电阻R2。可以理解的是，电阻R1的电阻值小于电阻R2的电阻值，较佳者，电阻R1的电阻值远小于电阻R2的电阻值，存取本发明的相变化存储装置即与已知的相变化存储装置相近或相同，且不会发生错误。换言之，加热器21沿垂直基板方向的电阻值小于加热器沿平行基板方向的电阻值。可以理解的是，一导体的电阻值与导体的截面积成反比，而与导体的长度成正比，亦即导体的长度愈长，电阻愈大，导体的截面积愈大，电阻愈小。因此，电阻R1、R2的电阻值可通过调整加热器21的截面积以及长度来调整。于一实施例中，加热器21的高度H(如图8b所示)小于相邻的多个底电极12、12a间的横向圆弧状结构的长度D(如图8a所示)，以使电阻R1的电阻值小于电阻R2的电阻值。可以理解的是，加热器21的几何形状是由图3a所示的通孔31的几何形状所定义。换言之，加热器21的几何形状可为圆形、椭圆形、矩形或其它几何形状，以使加热器21的高度小于加热器21跨设于相邻底电极12、12a、12b间的长度。

图11所示的实施例中，每一底电极12、12a、12b对应一相变化材料60以及一顶电极70，亦即每一相变化材料60仅投影涵盖单一底电极12、12a、12b，但不限于此。请参照图13，于一实施例中，相变化材料60可投影涵盖多个相邻的底电极12以及12a或者底电极12以及12b。延续图13所示的结构，请参照图14，于一实施例中，每一顶电极70设置多个导电接点81、81a或81b以与多个底电极12、12a或12b相对应，但不限于此。请参照图15，于一实施例中，每一顶电极70可仅设置单一导电接点81，换言之，相邻存取电路(或存储单元)共同相同的相变化材料60、顶电极70以及顶电极的导电接点81，如此可简化半导体结构的复杂度。

请再参照图11，以说明本发明一实施例的相变化存储装置。本发明的相变化存储装置包含一基板10以及设置于基板10的多个存储单元。基板包含多个存取电路11、11a、11b。每一存储单元包含一底电极12、12a或12b以及一加热器21。底电极12、12a或12b与存取电路11、11a或11b电性连接。加热器21则跨设于底电极12以及另一相邻存储单元的底电极12a或12b上。于一实施例中，本发明的相变化存储装置更包含一相变化材料60以及一顶电极70。相变化材料60以及顶电极70依序设置于加热器21上。存储单元的其它详细结构已如前所述，在此不再赘述。

综合上述，本发明的相变化存储装置及其制造方法是以现有的成熟半导体制程在通孔的侧壁上形成所需的牺牲材料，以作为定义加热器尺寸的遮罩，因此，依据通孔侧壁上牺牲材料的厚度，可精确定义尺寸极小的加热器，其不仅可提升加热效率且制程稳定。

以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明之内容并据以实施，当不能以的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (11)

1.一种相变化存储装置的制造方法，其特征在于，包含：

提供一基板，其包含多个底电极；

形成一导电层于该基板上，其中该导电层与该多个底电极电性连接；

形成一图案化遮罩于该导电层，其中该图案化遮罩具有至少一通孔以曝露出该导电层，且该图案化遮罩的该通孔的侧壁投影于相邻的该多个底电极；

形成一牺牲材料于该图案化遮罩的顶表面以及该通孔的该侧壁；

移除该图案化遮罩；以及

依据该牺牲材料图案化该导电层，以形成至少一加热器。

2.如权利要求1所述的相变化存储装置的制造方法，其特征在于，更包含：

在形成该牺牲材料于该图案化遮罩的该顶表面以及该通孔的该侧壁的步骤后，部分移除该牺牲材料以曝露出该图案化遮罩的该顶表面以及该通孔底部的该导电层。

3.如权利要求1所述的相变化存储装置的制造方法，其特征在于，更包含：

形成一介电层，以覆盖该加热器；以及

平坦化该介电层，以曝露出该加热器。

4.如权利要求3所述的相变化存储装置的制造方法，其特征在于，更包含：

形成图案化的相变化材料于该加热器上，并与该加热器电性连接；以及

形成至少一顶电极于该相变化材料上。

5.如权利要求4所述的相变化存储装置的制造方法，其特征在于，

该相变化材料投影涵盖单一该底电极或多个相邻的该底电极。

6.如权利要求4所述的相变化存储装置的制造方法，其特征在于，

该底电极的材料包含钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛；该导电层的材料包含钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛；该遮罩的材料包含多晶硅、氧化物或光阻材料；该牺牲材料包含二氧化硅、氮化硅或氮氧化硅；该介电层的材料包含二氧化硅、氮化硅或氮氧化硅；以及该相变化材料包含锗、锑以及碲至少其中之一的硫属化合物或合金。

7.如权利要求1所述的相变化存储装置的制造方法，其特征在于，

该加热器的底部宽度大于等于该加热器的顶部宽度。

8.如权利要求1所述的相变化存储装置的制造方法，其特征在于，

该加热器沿垂直该基板方向的电阻值小于该加热器沿平行该基板方向的电阻值。

9.如权利要求1所述的相变化存储装置的制造方法，其特征在于，

该加热器的高度小于该加热器跨设于相邻的该多个底电极间的长度。

10.一种相变化存储装置，其特征在于，包含：

一基板，其包含多个存取电路；以及

多个存储单元，其设置于该基板，其中每一该存储单元包含：

一底电极，其与该存取电路电性连接；以及

一加热器，其跨设于该底电极以及另一相邻该存储单元的该底电极上；

一相变化材料，其设置于该加热器上；以及

一顶电极，其设置于该相变化材料上。

11.如权利要求10所述的相变化存储装置，其特征在于，

该存储装置是以权利要求1至9任一所述的相变化存储装置的制造方法所制造而成。