CN105098072A - 相变化存储装置的制造方法 - Google Patents

Abstract

一种相变化存储装置的制造方法是以现有的成熟半导体制程先形成较大尺寸的牺牲层，再以湿式蚀刻技术形成较小尺寸的细化牺牲层，之后移除牺牲层即可形成所需的遮罩图案，因此，上述制造方法可精确定义且容易调整较小尺寸的加热器且制程稳定。

Description

相变化存储装置的制造方法

【技术领域】

本发明是有关一种存储装置的制造方法，特别是一种相变化存储装置的制造方法，其使加热器以及相变化材料之间具有较小的接触面积。

【背景技术】

相变化存储装置为一种非挥发性随机存取存储存储器。相变化存储装置中的相变化材料可通过施加适当的电流而在结晶态与非结晶态之间转换。相变化材料的不同状态(例如结晶、半结晶、非结晶)代表不同的电阻值。一般而言，非结晶态者相较于结晶态者具有较高的电阻值，因此，通过量测电阻值即可存取资料。

为了改变相变化材料的结晶态，须以加热器对相变化材料加热。一种已知的相变化存储装置的加热器以及相变化材料间具有较大的接面，如此可获得较佳的导电特性。然而，使较大接面的相变化材料转换成结晶态需要较大的功耗，此外，反复转换相变化材料的结晶态容易产生空洞(void)，导致产品的可靠性降低。另一种已知的相变化存储装置则是在渐缩的凹槽内填充相变化材料，以使加热器以及相变化材料间的接面缩小。然而，上述结构在填充相变化材料时，由于凹槽底部较小，因此容易因填充不完全而形成空洞，同样导致产品的可靠性降低或直接报废。

此外，一种已知的相变化存储装置的制造方法是先在遮罩上形成较大的通孔，接着在通孔中沉积适当材料。由于沉积的过程，通孔的开口会逐渐闭合，因而在通孔中形成一孔洞。再蚀刻打开通孔时，依据孔洞的大小即定义出一较小的通孔。最后借由此较小的通孔定义出较小尺寸的加热器。然而，上述半导体制程较不成熟，孔洞的尺寸不易控制，因而导致加热器的大小不易控制。换言之，在形成上述较大通孔、孔洞以及较小通孔的过程中，对每个存储单元间的制程变异的要求非常严格，否则最后每个存储单元间的特性差异过大。

有鉴于此，如何稳定地制造加热器以及相变化材料间的接触面积较小且可靠性佳的相变化存储装置便是目前极需努力的目标。

【发明内容】

本发明提供一种相变化存储装置的制造方法，其是以现有的成熟半导体制程先形成较小尺寸的细化牺牲层，再移除牺牲层即形成所需的遮罩图案，如此即可精确定义较小尺寸的加热器。

本发明一实施例的相变化存储装置的制造方法包含提供一基底，其包含至少一底电极，其中基底露出底电极的顶表面；形成一第二介电层于基底上，并覆盖底电极；形成一牺牲层于第二介电层上；形成一第一遮罩于牺牲层上；图案化第一遮罩以及牺牲层，其特征在于，图案化的牺牲层的底部投影涵盖底电极的顶表面；部分移除牺牲层，以形成一细化牺牲层，其中细化牺牲层的宽度小于图案化的第一遮罩的宽度；移除第一遮罩；形成一第二遮罩于第二介电层上，并覆盖细化牺牲层；薄化第二遮罩，以曝露出细化牺牲层；移除细化牺牲层，以图案化第二遮罩；依据图案化的第二遮罩，形成至少一个通孔贯穿第二介电层，以曝露出底电极；以及填充一导电材料于通孔，并与底电极电性连接。

以下借由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

【附图说明】

图1至图15为一示意图，显示本发明一实施例的相变化存储装置的制造方法。

【符号说明】

10基板

11存取电路

20第一介电层

21底电极

30第二介电层

31通孔

40牺牲层

50第一遮罩

60第二遮罩

61通孔

70导电材料

71加热器

80相变化材料

90顶电极

【具体实施方式】

以下将详述本发明的各实施例，并配合图式作为例示。除了该多个详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明的范围内，并以申请专利范围为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免对本发明形成不必要的限制。图式中相同或类似的元件将以相同或类似符号来表示。特别注意的是，图式仅为示意之用，并非代表元件实际的尺寸或数量，有些细节可能未完全绘出，以求图式的简洁。

请参照图1至图15，以说明本发明一实施例的相变化存储装置的制造方法。首先，提供一基板10，其包含一存取电路11，其中存取电路11包含至少一个导电接点(未图示)。举例而言，基板10可为硅基板，但不限于此，其它适合的材料亦可作为基板10，例如陶瓷材料、有机材料或玻璃材料。在一实施例中，基板10为硅基板，存取电路11为硅基板上晶体管的源/漏极区，而导电接点可以是与源/漏极直接接触的接点，或是源/漏极区上的金属硅化物。在另一实施例中，基板10为硅基板、陶瓷材料、有机材料或玻璃材料时，存取电路11可为一金属层，其电性连接到他处的存储存储器开关，导电接点为金属层与底电极21的接触点。可以理解的是，存取电路11的导电接点可为平面状导电区域或为柱状的导电插塞。接着，形成一第一介电层20于基板10上，并在第一介电层20形成至少一个通孔使存取电路11的导电接点曝露出来。再填充导电材料于第一介电层20的通孔中即可形成至少一个底电极21，其中，底电极21与存取电路11的相对应的导电接点电性连接，如图1所示。图1所示的结构可视为包含至少一底电极21且露出底电极21的顶表面的基底。于一实施例中，第一介电层20的材料可为氧化物或氮化物，例如二氧化硅、氮化硅、氮氧化硅或其它介电材料；底电极21的材料可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。

请参照图2，接着，在第一介电层20上形成一第二介电层30其中第二介电层30覆盖底电极21。于一实施例中，第二介电层30的材料可为氧化物或氮化物，例如二氧化硅、氮化硅、氮氧化硅或其它介电材料。接着，在第二介电层30上形成一牺牲层40，以及在牺牲层40上形成一第一遮罩50，如图3所示。举例而言，牺牲层40的材料可为氧化物，而第一遮罩50的材料可为多晶硅(Polysilicon)或光阻材料。

接着，利用光刻蚀刻等半导体制程图案化第一遮罩50。可以理解的是，图案化后第一遮罩50的位置与第一介电层20中的底电极21相对应，如图4所示。接着，依据图案化的第一遮罩50，蚀刻牺牲层40以图案化牺牲层40，其中图案化的牺牲层40的底部投影涵盖底电极21的顶表面，如图5所示。举例而言，此步骤能够以电解蚀刻或等离子蚀刻等干式蚀刻技术加以实现。接着，以化学蚀刻等湿式蚀刻技术部分移除牺牲层40，以形成一细化牺牲层40。如图6所示，细化后的牺牲层40的宽度小于图案化后的第一遮罩50的宽度。可以理解的是，依据牺牲层40以及第一遮罩50材料的不同，选择适当的蚀刻液即可蚀刻牺牲层40以及第一遮罩50时有较高的选择比，更具体而言，选择蚀刻牺牲层40比蚀刻第一遮罩50快的蚀刻液，亦即移除牺牲层40的速率大于移除第一遮罩50的速率，较佳的情况是移除牺牲层40的速率远远大于移除第一遮罩50的速率。

接着，移除第一遮罩50，如图7所示，形成一预定尺寸的细化牺牲层40。在一实施例中，完成此步骤的细化牺牲层40时，可以先检查细化牺牲层40的尺寸是否符合预期。若发现不符合预期时，可去除细化牺牲层40，并重新执行图3至图7的步骤，以重新制作细化牺牲层40，亦即重工。若细化牺牲层40的尺寸符合预期，则再形成一第二遮罩60于第二介电层30上，并覆盖细化牺牲层40，如图8所示。接着以化学机械研磨(chemical-mechanicalpolish，CMP)等技术薄化第二遮罩60，使细化牺牲层40曝露出来，如图9所示。移除细化牺牲层40即可形成图案化的第二遮罩60。举例而言，移除细化牺牲层40即留下贯穿第二遮罩60的通孔61，并使第二介电层30曝露出来，如图10所示。可以理解的是，通孔61的位置于第一介电层20中的底电极21相对应。同样的，依据牺牲层40以及第二遮罩60材料的不同，选择适当的蚀刻液即可蚀刻牺牲层40以及第二遮罩60时有较高的选择比，更具体而言，选择蚀刻牺牲层40比蚀刻第二遮罩60快的蚀刻液，亦即移除牺牲层40的速率大于移除第二遮罩60的速率，较佳的情况是移除牺牲层40的速率远远大于移除第二遮罩60的速率。

接着，依据图案化的第二遮罩60，即可在第二介电层30上形成至少一个通孔31贯穿第二介电层30，并使第一介电层20中的底电极21曝露出来，如图11所示。移除第二遮罩60后即如图12所示。接着，填充一导电材料70于第二介电层30的通孔31，如此，导电材料70即可与底电极21电性连接，如图13所示。举例而言，导电材料70可利用物理气相沉积(physicalvapordeposition，PVD)、化学气相沉积(chemicalvapordeposition，CVD)或原子层沉积(atomiclayerdeposition，ALD)等技术形成。接着，以化学机械研磨(CMP)等技术平坦化导电材料70后，导电材料70的顶表面即与第二介电层30的顶表面齐平，其结构如图14所示。第二介电层30中的导电材料即可作为一加热器71。于一实施例中，导电材料可为钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛。

最后，形成图案化的相变化材料80于导电材料(即加热器71)上，并与导电材料(即加热器71)电性连接以及形成一顶电极90于相变化材料80上，如图15所示。举例而言，可先形成一相变化材料层于加热器71上，再利用光刻蚀刻技术图案化相变化材料，使图案化的相变化材料形成于相对应的加热器71上。形成相变化材料80以及顶电极90于相对应加热器71上的详细制造流程可利用现有的半导体制程实现，在此不再赘述。于一实施例中，相变化材料80可为包含锗、锑以及碲至少其中之一的硫属化合物(chalcogenide)或合金。硫属化合物包含具有较多正电元素或根基的化合物。硫属化合物合金包括将硫属化合物与其他材料如过渡金属等结合。此外，下列合金亦可作为相变化材料，例如镓/锑、锗/锑、铟/锑、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲以及碲/锗/锑/硫等，其中较佳者为锗/锑/碲合金家族。

如前所述，本发明的制造方式是将第一遮罩50的图案转移至牺牲层40并进行细化，并将牺牲层40细化后的较小尺寸图案转移至第二遮罩60。因此，牺牲层40、第一遮罩50以及第二遮罩60的材料选择并不限于上述实施例所列举的材料。举例而言，于一实施例中，牺牲层40的材料可为多晶硅；第一遮罩50的材料可为光阻材料；而第二遮罩60的材料为氧化物。可以理解的是，选择适当的牺牲层40、第一遮罩50以及第二遮罩60材料以及蚀刻液，使蚀刻牺牲层40的速率大于蚀刻第一遮罩50以及第二遮罩60的速率皆可实现本发明的制造方法。

综合上述，本发明的相变化存储装置的制造方法是利用目前相当成熟的半导体制程将所设计的图案在第一遮罩、牺牲层以及第二遮罩之间作转移，且不符合预定尺寸的细化牺牲层可移除后重工，因此调整加热器的关键尺寸(criticaldimension)较为容易且制程稳定。此外，加热器与相变化材料间的接面缩小，即能够以较小的电流改变小范围相变化材料的结晶态，因而降低功耗且可避免相变化材料操作时反复加热所可能产生的空洞缺陷。此外，沉积相变化材料于加热器时，加热器所曝露出来顶表面为一平坦化状态，因此，不会产生因相变化材料填充不完全而形成空洞缺陷的问题。

以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明之内容并据以实施，当不能以的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (10)

1.一种相变化存储装置的制造方法，其特征在于，包含：

提供一基底，其包含至少一底电极，其中该基底露出该底电极的顶表面；

形成一第二介电层于该基底上，并覆盖该底电极；

形成一牺牲层于该第二介电层上；

形成一第一遮罩于该牺牲层上；

图案化该第一遮罩以及该牺牲层，其中图案化的该牺牲层的底部投影涵盖该底电极的该顶表面；

部分移除该牺牲层，以形成一细化牺牲层，其中该细化牺牲层的宽度小于图案化的该第一遮罩的宽度；

移除该第一遮罩；

形成一第二遮罩于该第二介电层上，并覆盖该细化牺牲层；

薄化该第二遮罩，以曝露出该细化牺牲层；

移除该细化牺牲层，以图案化该第二遮罩；

依据图案化的该第二遮罩，形成至少一个通孔贯穿该第二介电层，以曝露出该底电极；以及

填充一导电材料于该通孔，并与该底电极电性连接。

2.如权利要求1所述的相变化存储装置的制造方法，其特征在于，更包含：

平坦化该导电材料，使该导电材料的顶表面与该第二介电层的顶表面齐平。

3.如权利要求2所述的相变化存储装置的制造方法，其特征在于，更包含：

形成图案化的相变化材料于该导电材料上，并与该导电材料电性连接；以及

形成一顶电极于该相变化材料上。

4.如权利要求3所述的相变化存储装置的制造方法，其特征在于，该基底更包含：

一基板，其包含一存取电路，其中该存取电路包含至少一个导电接点；以及

一第一介电层，设置于该基板上，该底电极设置于该第一介电层中，并与相对应的该导电接点电性连接。

5.如权利要求4所述的相变化存储装置的制造方法，其特征在于，该第一介电层的材料包含二氧化硅、氮化硅或氮氧化硅；该第二介电层的材料包含二氧化硅、氮化硅或氮氧化硅；该导电材料包含钨、钛、钽、氮化钛、氮化钽、氮化铝钛或氮化硅钛；以及该相变化材料包含锗、锑以及碲至少其中之一的硫属化合物或合金。

6.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该牺牲层的步骤是以湿式蚀刻技术加以实现。

7.如权利要求1所述的相变化存储装置的制造方法，其特征在于，部分移除该牺牲层的步骤中，移除该牺牲层的速率大于移除该第一遮罩的速率。

8.如权利要求1所述的相变化存储装置的制造方法，其特征在于，移除该细化牺牲层的步骤中，移除该细化牺牲层的速率大于移除该第二遮罩的速率。

9.如权利要求1所述的相变化存储装置的制造方法，其特征在于，该牺牲层的材料为氧化物；该第一遮罩的材料为多晶硅或光阻材料；以及该第二遮罩的材料为多晶硅。

10.如权利要求1所述的相变化存储装置的制造方法，其特征在于，该牺牲层的材料为多晶硅；该第一遮罩的材料为光阻材料；以及该第二遮罩的材料为氧化物。