CN105185309A - 发光信号驱动电路 - Google Patents

Abstract

本发明涉及到一种用于控制有机发光二极管像素电路的发光信号驱动电路，包括串联在第一和第二参考电压源之间的第一和第二输出管，还包括产生动态调节信号的第一电容，和包括第一控制模块，来确定与第一输出管的控制端相连的第一节点处产生的第一逻辑信号的逻辑状态，从而控制第一输出管在导通和关断间切换，还包括第二控制模块，来确定第二逻辑信号的逻辑状态，从而控制第二输出管在导通和关断间切换。

Description

发光信号驱动电路

技术领域

本发明主要是关于显示器领域，更确切地说，是涉及到一种用于控制有机发光二极管像素电路的发光信号驱动电路。

背景技术

在平板显示器领域，由于有机发光二极管器件不需要另外的光源就能够发光，其视角和对比度较之常规的例如液晶显示器要优秀很多。有机发光二极管器件能够用较低的直流电驱动，并且具有快速响应的特点。在控制像素电路的发光程序中，除了要产生像素电路阵列的行选通控制信号之外，为了更精准的定义流入有机发光二极管的驱动电流，设计人员在进行像素电路设计时就会考虑加入对驱动电流进行控制的发光控制单元，期望能够有效避免在数据写入像素电路过程中可能造成的像素电流不稳定的负面因素，从而不至于引起像素电路中因为流经发光二极管的纹波电流造成的闪烁感。本发明的发光信号驱动电路正是基于这一考虑，同时还希望采用最少量的薄膜晶体管总数量来极力缩减版图面积，减小除了像素阵列以外的附加电路占据的空间以增大显示器的有源区面积，因为诸多手持设备的显示器所要求的窄边框设计是业界的主流趋势。

发明内容

在一个可选实施例中，本发明提供了一种发光信号驱动电路，包括串联在第一、第二参考电压源之间的皆具有控制端的第一、第二输出管，所述第一、第二输出管在导通和关断之间切换，以便在所述第一、第二输出管互连处的输出节点将所述第一或第二参考电压源输出；还包括第一电容，通过调整与所述第一电容的一端相连的一个第三节点处所存储的电压数据，用以在所述第三节点处产生一个动态调节信号；还包括第一控制模块，该第一控制模块根据与所述第二输出管的控制端相连的第二节点处所产生的第二逻辑信号和所述动态调节信号的逻辑状态，来确定与所述第一输出管的控制端相连的第一节点处产生的第一逻辑信号的逻辑状态，从而控制所述第一输出管在导通和关断间切换；还包括第二控制模块，第二控制模块根据第一、第二时钟信号和所述动态调节信号的逻辑状态，来确定所述第二逻辑信号的逻辑状态，从而控制所述第二输出管在导通和关断间切换。

上述的发光信号驱动电路，所述第一控制模块包括第一、第二薄膜晶体管，所述第一、第二薄膜晶体管各自皆具有控制端和第一、第二端；所述第一电容的与所述第三节点相连的一端连接到所述第一薄膜晶体管的控制端，从而通过所述动态调节信号驱动所述第一薄膜晶体管，以及所述第一电容的相对另一端则连接到所述第一薄膜晶体管的第二端；所述第一薄膜晶体管的第一端输入所述第二时钟信号而第二端则与所述第二薄膜晶体管的第一端互连于所述第一节点处；所述第二薄膜晶体管的第二端连接到所述第一参考电压源以及所述第二薄膜晶体管的控制端连接到所述第二节点处，从而通过所述第二逻辑信号驱动所述第二薄膜晶体管。

上述的发光信号驱动电路，还包括与所述第二薄膜晶体管并联的第二电容，其中在所述动态调节信号关断所述第一薄膜晶体管的时刻，所述第二电容连接于所述第一节点的一端用于保持所述第一薄膜晶体管被关断前所述第一节点具有的电压水准；或者在所述第一逻辑信号关断所述第二薄膜晶体管的时刻，所述第二电容连接于所述第一节点的一端用于保持所述第二薄膜晶体管被关断前所述第一节点具有的电压水准。

上述的发光信号驱动电路，在所述动态调节信号驱动所述第一薄膜晶体管接通的阶段所述第二逻辑信号关断所述第二薄膜晶体管，以及在所述第二逻辑信号驱动所述第二薄膜晶体管接通的阶段所述动态调节信号关断所述第一薄膜晶体管。

上述的发光信号驱动电路，在第一控制模块中，当所述动态调节信号具有一个第一逻辑状态(例如低电平)并接通所述第一薄膜晶体管时，将所述第二时钟信号具有的第一逻辑状态(例如低电平)或第二逻辑状态(例如高电平)通过所述第一薄膜晶体管写入所述第一节点；或者当第二逻辑信号具有第一逻辑状态并接通所述第二薄膜晶体管时，将第一参考电压源具有的逻辑状态(例如高电平)通过所述第二薄膜晶体管写入所述第一节点。

上述的发光信号驱动电路，所述第二控制模块包括第三、第四和第五薄膜晶体管，所述第三至第五薄膜晶体管皆具有控制端和第一、第二端；所述第三薄膜晶体管的第一端输入一个激励信号而第二端则与所述第四薄膜晶体管的第一端互连于所述第二节点处，所述第五薄膜晶体管的第一端连接到所述第四薄膜晶体管的第二端及所述第五薄膜晶体管的第二端连接到所述第一参考电压源；并且所述第一、第二时钟信号对应分别输入至所述第三、第四薄膜晶体管各自的控制端，并通过所述第一、第二时钟信号分别驱动所述第三、第四薄膜晶体管，以及所述第五薄膜晶体管的控制端连接于所述第三节点，从而通过所述动态调节信号驱动所述第五薄膜晶体管。

上述的发光信号驱动电路，还包括第三电容，所述第三电容的一端输入所述第二时钟信号而另一端则连接于所述第二节点，其中在所述第一时钟信号关断所述第三薄膜晶体管的时刻，所述第三电容连接于所述第二节点的一端用于保持所述第三薄膜晶体管被关断前所述第二节点具有的电压水准；或者在所述第二时钟信号关断所述第四薄膜晶体管和/或所述动态调节信号关断所述第五薄膜晶体管的时刻，所述第三电容连接于所述第二节点的一端用于保持所述第四薄膜晶体管和/或所述第五薄膜晶体管被关断前所述第二节点具有的电压水准。

上述的发光信号驱动电路，在所述第一时钟信号驱动所述第三薄膜晶体管接通的阶段，所述第四薄膜晶体管、第五薄膜晶体管两者中至少有一者被关断或都被关断，以及在所述第二时钟信号驱动所述第四薄膜晶体管接通并且所述动态调节信号驱动所述第五薄膜晶体管接通的阶段，所述第一时钟信号关断所述第三薄膜晶体管。

上述的发光信号驱动电路，在第二控制模块中，当所述第一时钟信号具有第一逻辑状态(例如低电平)并接通所述第三薄膜晶体管时，将所述激励信号具有的第一逻辑状态(例如低电平)或第二逻辑状态(例如高电平)通过所述第三薄膜晶体管写入所述第二节点；或者当所述第二时钟信号、动态调节信号均具有第一逻辑状态(例如低电平)并分别接通所述第四薄膜晶体管、第五薄膜晶体管时，将所述第一参考电压源具有的逻辑状态(例如高电平)通过导通的所述第四薄膜晶体管、第五薄膜晶体管写入所述第二节点。

上述的发光信号驱动电路，还包括一个由所述第一时序信号和所述第二逻辑信号驱动的调节单元，调节单元用于调节所述第一电容的连接于所述第三节点的一端所存储的电压数据，并藉由该变化的电压数据改变所述动态调节信号的逻辑状态。

上述的发光信号驱动电路，所述调节单元包括第六、第七薄膜晶体管，所述第六、第七薄膜晶体管各自皆具有控制端和第一、第二端；所述第六薄膜晶体管的第一端连接到所述第三节点而第二端则输入所述第一时钟信号，所述第七薄膜晶体管的第一端连接到所述第二参考电压源而第二端连接到所述第三节点；所述第六薄膜晶体管的控制端连接到所述第二节点，从而由所述第二逻辑信号驱动所述第六薄膜晶体管，以及所述第七薄膜晶体管的控制端输入所述第一时钟信号，从而由所述第一时钟信号驱动所述第七薄膜晶体管。

上述的发光信号驱动电路，在调节单元中，当所述第一时钟信号具有第一逻辑状态(例如低电平)并接通所述第七薄膜晶体管时，将所述第二参考电压源具有的逻辑状态(例如低电平)通过所述第七薄膜晶体管写入所述第三节点以定义所述动态调节信号的逻辑状态；或者当所述第二逻辑信号具有第一逻辑状态(例如低电平)并接通所述六薄膜晶体管时，将所述第一时钟信号具有的第一逻辑状态(例如低电平)或第二逻辑状态(例如高电平)通过所述第六薄膜晶体管写入所述第三节点，以定义所述动态调节信号的逻辑状态。

上述的发光信号驱动电路，所述第六薄膜晶体管为包含了第一、第二子薄膜晶体管的一个复合双管结构，所述第一、第二子薄膜晶体管各自皆具有控制端和第一、第二端；所述第一子薄膜晶体管的第二端输入所述第一时钟信号而第一端和所述第二子薄膜晶体管的第二端互连，以及所述第二子薄膜晶体管的第一端连接到所述第三节点，并且所述第一、第二子薄膜晶体管的控制端都连接到所述第二节点。

附图说明

阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：

图1是本发明中发光信号驱动电路的基本架构；

图2是本发明中发光信号驱动电路采用的一种可选时序的示意图；

图3A～3F是控制发光信号驱动电路的各个阶段电路中各薄膜晶体管的开关响应；

图4是本发明中发光信号驱动电路的输出结果。

具体实施方式

参见图1所展示的发光驱动电路EOA(EmissionDriveronArray)或发光信号驱动电路的拓扑结构，包括串联在第一参考电压源VDD、第二参考电压源VEE之间的第一输出管M8和第二输出管M9，第一输出管M8的第一端和第二输出管M9的第二端相互连接于一个公共的输出节点N7，而且第一输出管M8的第二端连接到一个节点N5以及第二输出管M9的第一端则连接到一个节点N6，所提供的第一参考电压源VDD输入至该节点N5以及所提供的第二参考电压源VEE输入到节点N6。设计第一参考电压源VDD的电压水准高于第二参考电压源VEE，并且控制第一输出管M8在导通和关断之间切换和控制第二输出管M9在导通和关断之间切换，这样在第一输出管M8导通的阶段便可以在输出节点N7将第一参考电压源VDD或在第二输出管M9导通的阶段将第二参考电压源VEE输出，从而在输出节点N7产生的输出信号E_M可按照期望的时序方式在逻辑高电平和逻辑低电平之间翻转，并作为驱动发光二极管的Emission发光控制信号，从而起到控制流经发光二极管的驱动电流的通或断的作用。如果在输出节点N7输出第一参考电压源VDD则表征输出信号E_M为逻辑高电平，反之亦然，如果在输出节点N7输出第二参考电压源VEE则表征输出信号E_M为逻辑低电平。但是务必注意的是，设计规则不允许第一输出管M8和第二输出管M9同时导通，否则第一参考电压源VDD就会贯通同时导通的该第一输出管M8和第二输出管M9而直接耦接到第二参考电压源VEE，形成短路可能永久性地损坏该组第一、第二输出管M8、M9。

鉴于输出级的第一输出管M8具有的一个控制端连接于一个第一节点N1处，而输出级的第二输出管M9具有的一个控制端则连接于一个第二节点N2。显然，第一节点N1处的电位的逻辑状态(逻辑高电平或逻辑低电平)就决定了第一输出管M8是关断的还是导通的，与之对应的，第二节点N2处的电位的逻辑状态(逻辑高电平或逻辑低电平)就决定了第二输出管M9是关断的还是导通的。而为了阐释这一点，我们在本发明中设定在第一节点N1处产生一个第一逻辑信号S₁来驱动第一输出管M8，在第二节点N2处产生一个第二逻辑信号S₂来驱动第二输出管M9。和来自发光驱动电路外部输入的第一时钟信号CKE1和第二时钟信号CKE2及激励信号STE相比，该第一逻辑信号S₁和第二逻辑信号S₂实质是发光驱动电路内部由于电容性组件的存在而自我产生的内部脉动信号，它们在逻辑高电平、低电平之间切换，除此之外，下文将继续介绍的在第三节点N3处产生的动态调节信号DYN也属于发光驱动电路中因为存在电容性组件而在电路内自我产生的内部脉动信号，也在逻辑高电平、低电平之间切换。

参见图1，针对第一输出管M8的导通/关断切换，主要是由第一控制模块101在第一节点N1处产生的第一逻辑信号S₁来控制和实现的。第一控制模块101为了钳制住第一节点N1的逻辑电平状态，受到两路驱动信号的驱动，第一路驱动来自第二节点N2处产生的一个第二逻辑信号S₂，第二路驱动来自一个第三节点N3处产生的一个动态调节信号DYN。其中动态调节信号DYN用于驱动第一控制模块101中的第一薄膜晶体管M1，而第二逻辑信号S₂用于驱动第一控制模块101中的第二薄膜晶体管M2。第一控制模块101的运行/工作机制在于：如果动态调节信号DYN控制将第一薄膜晶体管M1接通但是第二逻辑信号S₂控制将第二薄膜晶体管M2关断，则第二时钟信号CKE2此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第一薄膜晶体管M1写入到第一节点N1，也即写入储存到第二电容C2的连接于第一节点N1的第二端处。相反，如果第二逻辑信号S₂控制将第二薄膜晶体管M2接通而动态调节信号DYN控制将第一薄膜晶体管M1关断，则第一参考电压源VDD的逻辑高电平就会通过导通的第二薄膜晶体管M2写入到第一节点N1，也即写入储存到第二电容C2的连接于第一节点N1的第二端处。从而以这种方式，使得第一节点N1的电位可以被第二时钟信号CKE2的电位或者是被第一参考电压源VDD的电位刷新，以此利用第一控制模块101来确定与第一输出管M8的控制端相连的第一节点N1处产生的第一逻辑信号S₁的低电平或高电平逻辑状态，藉此利用第一逻辑信号S₁控制第一输出管M8在导通和关断间切换。

参见图1，针对第二输出管M9的导通/关断切换，主要是由第二控制模块102在第二节点N2处产生的第二逻辑信号S₂来控制和实现的。第二控制模块102为了钳制住第二节点N2的逻辑电平状态，主要受到三路驱动信号的驱动，第一路驱动来自第一时钟信号CKE1，第二路驱动来自第二时钟信号CKE2，第三路驱动来自该第三节点N3处产生的一个动态调节信号DYN。其中第一时钟信号CKE1用于驱动第二控制模块102中的第三薄膜晶体管M3，第二时钟信号CKE2用于驱动第二控制模块102中的第四薄膜晶体管M4，动态调节信号DYN用于驱动第二控制模块102中的第五薄膜晶体管M5。第二控制模块102的实际运行/工作机制在于：如果第一时钟信号CKE1控制将第三薄膜晶体管M3接通但是第四薄膜晶体管M4、第五薄膜晶体管M5中至少一个是关断的，则一个激励信号STE此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第三薄膜晶体管M3写入到第二节点N2处，也即写入储存到第三电容C3的连接于第二节点N2的第二端处。相反，如果第二时钟信号CKE2控制将第四薄膜晶体管M4接通以及同时动态调节信号DYN还控制将第五薄膜晶体管M5接通，但是第一时钟信号CKE1控制将第三薄膜晶体管M3关断，则第一参考电压源VDD的逻辑高电平就会通过同时导通的第四薄膜晶体管M4、第五薄膜晶体管M5写入到第二节点N2，也即写入储存到第三电容C3的连接于第二节点N2的第二端处。从而以这种方式，使得第二节点N2处的电位可以被激励信号STE的电位或者是被第一参考电压源VDD的电位刷新，以此利用第二控制模块102来确定与第二输出管M9的控制端相连的第二节点N2处产生的第二逻辑信号S₂的低电平或高电平逻辑状态，藉此利用第二逻辑信号S₂控制第二输出管M9在导通和关断间切换。

参见图1，无论是第一控制模块101还是第二控制模块102，都需要借助产生于第三节点N3处的一个动态调节信号DYN来参与对它们的驱动控制，主要体现在，动态调节信号DYN用于驱动第一控制模块101中的第一薄膜晶体管M1，动态调节信号DYN还用于驱动第二控制模块102中的第五薄膜晶体管M5。至于如何形成动态调节信号DYN，则主要由图示的第一电容C1产生，因为第一电容C1的第一端连接于该第三节点N3，那么我们只要调整第一电容C1连接于第三节点N3的第一端储存的电荷量或者是存储的电压数据，就可以因为该第三节点处N3发生改变的电位而产生一个动态调节信号DYN。确定动态调节信号DYN的逻辑状态是由一个调节单元103来完成的，其工作机制/机理主要体现在，调节单元103由第一时序信号CKE1和第二逻辑信号S₂驱动，第一时序信号CKE1用于驱动调节单元103中的第七薄膜晶体管M7，第二逻辑信号S₂用于驱动实质是一个复合双管结构(Dual-gate-TFT)的第六薄膜晶体管M6，第六薄膜晶体管M6具有第一子薄膜晶体管M6a和第二子薄膜晶体管M6b(Sub-TFT)，它们可以看作是一个TFT薄膜薄膜晶体管。如果第一时序信号CKE1控制第七薄膜晶体管M7导通但是第二逻辑信号S₂控制第一、第二子薄膜晶体管M6a、M6b关闭，则第二参考电压源VEE的逻辑低电平通过导通的第七薄膜晶体管写入到第三节点N3，也即写入存储到第一电容C1的连接于第三节点N3的第一端处。相反，如果第二逻辑信号S₂控制第一子薄膜晶体管、第二子薄膜晶体管M6a、M6b导通但是第一时序信号CKE1控制第七薄膜晶体管M7关断，则该第一时序信号CKE1的此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第一子薄膜晶体管、第二子薄膜晶体管M6a、M6b写入到第三节点N3，也即写入存储到第一电容C1的第一端处。从而我们以这种方式，使得该第三节点N3处的电位可以被第一时序信号CKE1的电位或者是被第二参考电压源VEE的电位刷新，并最终利用调节单元103来确定第三节点N3产生的一个动态调节信号DYN的低电平或高电平逻辑状态，藉此利用动态调节信号DYN来控制第一薄膜晶体管M1和第五薄膜晶体管M5在导通和关断间切换。

参见图1，在发光信号驱动电路的整个拓扑结构中，第一控制模块101包括第一薄膜晶体管M1和第二薄膜晶体管M2，第一电容C1连接于第三节点N3的一个第一端同时还连接到第一薄膜晶体管M1的控制端，从而可以通过第三节点N3处产生的动态调节信号DYN驱动该第一薄膜晶体管M1关断或导通，以及第一电容C1的相对另一个第二端则在节点N4处连接到第一薄膜晶体管M1的第二端。在第一薄膜晶体管M1的第一端输入第二时钟信号CKE2，而第一薄膜晶体管M1的第二端则与第二薄膜晶体管M2的第一端互连于第一节点N1处，很容易获悉，只要第一薄膜晶体管M1被动态调节信号DYN控制至处于接通的状态，第二时钟信号CKE2就直接钳制第一节点N1处的电位，也即第二时钟信号CKE2是逻辑高电平则第一节点N1就是高电平，反之，如果第二时钟信号CKE2是逻辑低电平则第一节点N1就是低电平，节点N1和节点N4在任何时间点永远都保持完全等电位这一方案是本发明与现有技术最大的区别特征之一。此外，第二薄膜晶体管M2的第二端连接到第一参考电压源VDD，以及该第二薄膜晶体管M2的控制端连接到第二节点N2处，从而通过第二节点N2处产生的第二逻辑信号S₂驱动第二薄膜晶体管M2关断或导通。另外，一个第二电容C2与第二薄膜晶体管M2并联，第二电容C2的第一端与第二薄膜晶体管M2的第二端互连于节点N5，第二电容C2的第二端与第二薄膜晶体管M2的第一端互连于第一节点N1。第二电容C2起到保持电压的作用，例如针对第一薄膜晶体管M1的瞬态开关情况而言，假使在任意前后相邻的两个时刻/时段T1、T2，当动态调节信号DYN准备在后一个时刻/时段T2关断原本接通的第一薄膜晶体管M1而第二薄膜晶体管M2又还未导通，第一节点N1可能被置于浮置(Floating)状态，那么第二电容C2连接于第一节点N1的第二端将会在后一个时刻/时段T2保持住第一薄膜晶体管M1被关断前也即前一个时刻/时段T1该第一节点N1具有的电压水准，第二电容C2等效于一个记忆储存元件。还例如针对第二薄膜晶体管M2的瞬态开关情况而言，在任意前后相邻的两个时刻/时段T'1、T'2，当第一逻辑信号S₂准备在后一个时刻/时段T'2关断第二薄膜晶体管M2而第一薄膜晶体管M1还未导通，第二电容C2连接于第一节点N1的第二端将会在后一个时刻/时段T'2保持住第二薄膜晶体管M2被关断前也即前一个时刻/时段T'1该第一节点N1具有的电压水准。但是必须注意的是，第二电容C2的第二端保持电压的状态会随着第一薄膜晶体管M1或第二薄膜晶体管M2的导通被中断，即第一节点N1的该浮置(Floating)状态被中断，例如第一薄膜晶体管M1导通(第二薄膜晶体管M2关断)则第二电容C2的第二端所保持的电压被刷新成第二时钟信号CKE2带有的电压水准，反之亦然，第二薄膜晶体管M2导通(第一薄膜晶体管M1关断)则第二电容C2的第二端所保持的电压被刷新成第一参考电压源VDD带有的电压水准。

显而易见，在第一控制模块101中，当动态调节信号DYN驱动第一薄膜晶体管M1接通的阶段第二逻辑信号S₂需要关断第二薄膜晶体管M2，以及当第二逻辑信号S₂驱动第二薄膜晶体管M2接通的阶段动态调节信号DYN应当关断第一薄膜晶体管M1，防止第一参考电压源VDD贯通同时导通的第一薄膜晶体管M1和第二薄膜晶体管M2而直接耦接到第二时钟信号CKE2形成短路。在第一控制模块101中，当动态调节信号DYN具有第一逻辑状态(如低电平)并接通第一薄膜晶体管M1时，将第二时钟信号CKE2具有的第一逻辑状态(如低电平)或第二逻辑状态(如高电平)通过第一薄膜晶体管M1写入到第一节点N1。或者当第二逻辑信号S₂具有第一逻辑状态(如低电平)并接通第二薄膜晶体管M2时，将第一参考电压源VDD具有的逻辑状态(如高电平)通过第二薄膜晶体管M2写入到第一节点N1。

参见图1，在发光信号驱动电路的整个拓扑结构中，第二控制模块102包括第三薄膜晶体管M3、第四薄膜晶体管M4和第五薄膜晶体管M5，在第三薄膜晶体管M3的第一端输入了一个激励信号STE，而同时该第三薄膜晶体管M3的第二端则与该第四薄膜晶体管M4的第一端互连于第二节点N2处，第五薄膜晶体管M5的第一端连接到第四薄膜晶体管M4的第二端以及第五薄膜晶体管M5的第二端连接到节点N5处也即连接到第一参考电压源VDD，相当于第四薄膜晶体管M4和第五薄膜晶体管M5串联在节点N5和节点N2之间。并且第一时钟信号CKE1对应输入至第三薄膜晶体管M3的控制端，第二时钟信号CKE2对应输入至第四薄膜晶体管M4的控制端，通过第一、第二时钟信号CKE1、CKE2对应分别驱动第三、第四薄膜晶体管M3、M4的导通或关断，以及第五薄膜晶体管M5的控制端连接于第三节点N3，从而通过第三节点N3出的动态调节信号SYN驱动第五薄膜晶体管M5的导通或关断。

另外，一个第三电容C3的第一端耦合到第一薄膜晶体管M1的第一端，并且在第三电容C3的第一端输入第二时钟信号CKE2而将第三电容C3的相对第二端连接到第二节点N2。第三电容C3起到保持电压的作用，例如针对第三薄膜晶体管M3的瞬态开关情况而言，假使在任意前后相邻的两个时刻/时段T3、T4，当第一时钟信号CKE1准备在后一个时刻/时段T4关断原本接通的第三薄膜晶体管M3而且第四、第五薄膜晶体管M4、M5中至少有一个是关断的，则第二节点N2又可能被置于浮置(Floating)状态，那么第三电容C3连接于第二节点N2的第二端将会在后一个时刻/时段T4保持住第三薄膜晶体管M3被关断前也即前一个时刻/时段T3该第二节点N2具有的电压水准，第三电容C3也等效于一个记忆储存元件。还例如针对第四、第五薄膜晶体管M4、M5的瞬态开关情况而言，在任意前后相邻的两个时刻/时段T'3、T'4，当第二时钟信号CKE2准备在后一个时刻/时段T'4关断第四薄膜晶体管M4而第三薄膜晶体管M3未导通，或者是当动态调节信号DYN准备在后一个时刻/时段T'4关断第五薄膜晶体管M5而第三薄膜晶体管M3未导通，只要第四、第五薄膜晶体管M4、M5中一者被关断，第三电容C3连接于第二节点N2的第二端将会在后一个时刻/时段T'4保持住第四、第五薄膜晶体管M4、M5中之一被关断前也即前一个时刻/时段T'3该第二节点N2具有的电压水准。但是必须注意的是，第三电容C3的第二端保持电压的状态会随着第三薄膜晶体管M3导通、或第四、第五薄膜晶体管M4、M5同时导通而被中断，即第二节点N2的浮置(Floating)状态被中断，例如第三薄膜晶体管M3导通(第四、第五薄膜晶体管M4、M5中至少一者是关断或两者都关断)则第三电容C3的第二端所保持的电压被刷新成激励信号STE带有的电压水准，而当第四、第五薄膜晶体管M4、M5同时导通(第二薄膜晶体管M2关断)则第二电容C2的第二端所保持的电压被刷新成第一参考电压源VDD带有的电压水准。

显而易见，在第二控制模块102中，当第一时钟信号CKE1驱动第三薄膜晶体管M3接通的阶段，第四、第五薄膜晶体管M4、M5两者中至少有一者被关断或两者全部被关断。以及当第二时钟信号CKE2驱动第四薄膜晶体管M4接通、动态调节信号DYN驱动第五薄膜晶体管M5接通的阶段，第一时钟信号CKE1应当关断第三薄膜晶体管M3，防止第一参考电压源VDD贯通同时导通的第三薄膜晶体管M3和第四薄膜晶体管M4及第五薄膜晶体管M5而直接耦接到第三薄膜晶体管M3的第一端输入的激励信号STE形成短路。在第二控制模块102中，当第一时钟信号CKE1具有第一逻辑状态(如低电平)并接通第三薄膜晶体管M3时，将激励信号STE具有的第一逻辑状态(如低电平)或第二逻辑状态(如高电平)通过第三薄膜晶体管M3写入第二节点N2。或者当第二时钟信号CKE2具有第一逻辑状态接通第四薄膜晶体管M4、动态调节信号DYN具有第一逻辑状态接通第五薄膜晶体管M5时，将第一参考电压源VDD具有的逻辑状态(如高电平)通过第四、第五薄膜晶体管M4、M5写入第二节点N2。

参见图1，在调节单元103中，第一子薄膜晶体管M6a的第二端视为属于复合双管结构的第六薄膜晶体管M6的等效第二端，第二子薄膜晶体管M6b的第一端视为第六薄膜晶体管M6的等效第一端。第一子薄膜晶体管M6a的第二端输入第一时钟信号CKE1而第一子薄膜晶体管M6a的第一端和第二子薄膜晶体管M6b的第二端互连，以及第二子薄膜晶体管M6b的第一端连接到第三节点N3，并且将第一、第二子薄膜晶体管M6a、M6b各自的控制端一并都连接到该第二节点N2处，从而由第二节点N2处产生的第二逻辑信号S₂驱动第六薄膜晶体管M6的导通或关断。第七薄膜晶体管M7的第一端在节点N6处连接到第二参考电压源VEE而第七薄膜晶体管M7的第二端连接到第三节点N3，和在第七薄膜晶体管M7的控制端输入第一时钟信号CKE1，从而由第一时钟信号CKE1驱动第七薄膜晶体管M7的导通或关断。调节单元103用于调节第一电容C1连接于第三节点N3处的第一端所存储的电压数据，并藉此改变第三节点N3处产生的动态调节信号DYN的逻辑状态。例如，当第一时钟信号CKE1具有第一逻辑状态(如低电平)并接通第七薄膜晶体管M7时，将第二参考电压源VEE的逻辑状态(如低电平)通过第七薄膜晶体管M7写入第三节点N3以定义动态调节信号DYN的逻辑状态。或者是当第二逻辑信号S₂具有第一逻辑状态(如低电平)并接通第六薄膜晶体管M6时，将第一时钟信号CKE1具有的第一逻辑状态(如低电平)或第二逻辑状态(如高电平)通过第六薄膜晶体管M6写入第三节点N3，以定义动态调节信号DYN的逻辑状态。为了避免第一时钟信号CKE1写入到第三节点N3的阶段第二参考电压源VEE也同时发生写入第三节点N3的情形，所以较佳的应当使第六薄膜晶体管M6和第七薄膜晶体管M7两者最好不要同时导通，其中一者导通时另一者最好关断。

以图2的时序控制图1的发光信号驱动电路为例来阐明本发明的发明精神，图3A～3F展示了各个薄膜晶体管对应于图2的时序而被关断或导通的响应动作。如果某个薄膜晶体管是实线表征则代表该薄膜晶体管是导通的，如果某个薄膜晶体管是虚线表征则代表该薄膜晶体管是关断的。还设定第一薄膜晶体管M1至第七薄膜晶体管M7、第一输出管M8和第二输出管M9的控制端如是栅极，它们各自的第一端例如是漏极(或源极)和第二端对应为源极(或漏极)。作为电子开关，薄膜晶体管的控制端可以控制它的第一端与第二端之间的接通或关断。在本发明中暂时以显示面板常用的PMOS类型的TFT薄膜晶体管M1～M9为例进行阐释。

参见图2和图3A，在第一阶段/步骤STEP1中，第一时钟信号CKE1为高电平而第二时钟信号CKE2也为高电平，激励信号STE为低电平。注意此时第二节点N2保留和存储了上一时段特意写入在第二节点N2处的低电平，例如第三薄膜晶体管M3接通导致低电平的激励信号STE带有的低电位写入到第三电容C3连接于第二节点N2的第二端，使得第二节点N2处的电位接近第二参考电压源VEE，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑低电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。低电平的第二逻辑信号S₂驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)接通，所以第一时钟信号CKE1带有的高电平电位通过导通的第六薄膜晶体管M6写入到第一电容C1连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号DYN的电位接近第一参考电压源VDD，为逻辑高电平，从而动态调节信号DYN关断第五薄膜晶体管M5和第一薄膜晶体管M1。以及低电平的第二逻辑信号S₂驱动第二薄膜晶体管M2导通，所以第一参考电压源VDD通过导通的第二薄膜晶体管M2写入到第二电容C2连接于第一节点N1处的第二端处，导致在第一节点N1处产生的第一逻辑信号S₁为逻辑高电平。换言之，对输出级而言，第一节点N1处产生的第一逻辑信号S₁为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S₂为低电平接通第二输出管M9，在节点N6处输入的第二参考电压源VEE通过第二输出管M9在输出节点N7输出，输出信号E_M按照期望的方式为第二参考电压源VEE。

参见图2和图3B，在第二阶段/步骤STEP2中，第一时钟信号CKE1为低电平而第二时钟信号CKE2和激励信号STE为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1接通，第四薄膜晶体管M4被第二时钟信号CKE2关断。注意此时第三薄膜晶体管M3接通导致高电平的激励信号STE带有的高电位写入到第三电容C3连接于第二节点N2的第二端，使得第二节点N2处的电位充电到接近第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑高电平。高电平的第二逻辑信号S₂驱动第二薄膜晶体管M2被关断。此外高电平的第二逻辑信号S₂驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。第二参考电压源VEE带有的低电平电位通过导通的第七薄膜晶体管M7写入到第一电容C1连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号DYN的充电电位接近第二参考电压源VEE，为逻辑低电平，从而动态调节信号DYN接通第五薄膜晶体管M5和第一薄膜晶体管M1。由于第一薄膜晶体管M1导通，第二时钟信号CKE2带有的电位通过第一薄膜晶体管M1写入到第一节点N1，第一节点N1的电位充电到接近等于第一参考电压源VDD，所以在第一节点N1处产生的第一逻辑信号S₁为逻辑高电平。换言之，对输出级而言，第一节点N1处产生的第一逻辑信号S₁为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S₂为高电平关断第二输出管M9，则在输出节点N7输出的输出信号E_M按照期望的方式仍然保持在STEP1状态下的第二参考电压源VEE，尤其是输出节点N7的后一级负载是电容性负载的情况下。

参见图2和图3C，在第三阶段/步骤STEP3中，第一时钟信号CKE1、第二时钟信号CKE2和激励信号STE均为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。此时第三电容C3连接于第二节点N2处的第二端的电位保持了STEP2状态下的第一参考电压源VDD水准，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑高电平。高电平的第二逻辑信号S₂驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号S₂还驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。并且第一电容C1连接到第三节点N3的第一端的电位保持了STEP2状态下的第二参考电压源VEE水准，使得第三节点N3处产生的动态调节信号DYN的充电电位接近第二参考电压源VEE而处于逻辑低电平，所以动态调节信号DYN接通第五薄膜晶体管M5和第一薄膜晶体管M1。从而由于第一薄膜晶体管M1导通，所以第二时钟信号CKE2带有的电位通过第一薄膜晶体管M1写入到第二电容C2连接于第一节点N1处的第二端，使得第一节点N1的电位仍然接近等于第一参考电压源VDD，所以在第一节点N1处产生的第一逻辑信号S₁为逻辑高电平。换言之，对输出级而言，第一节点N1处产生的第一逻辑信号S₁为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S₂为高电平关断第二输出管M9，则在输出节点N7输出的输出信号E_M按照期望的方式仍然保持在STEP2状态下的第二参考电压源VEE。

参见图2和图3D，在第四阶段/步骤STEP4中，第一时钟信号CKE1和激励信号STE均为高电平，第二时钟信号CKE2为低电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1关断，第四薄膜晶体管M4被第二时钟信号CKE2接通。值得一提的是，第二时钟信号CKE2从STEP3到STEP4经历了从高电平到低电平的翻转，且第一薄膜晶体管M1的第一端输入第二时钟信号CKE2，则第一薄膜晶体管M1的第二端(也即第一电容C1连接于节点N4处的第二端)的电位也随着第二时钟信号CKE2瞬时跳变，同时由于该第一电容C1的耦合效应的作用，使得第一电容C1连接到第三节点N3的第一端的电位相对于STEP3阶段也被略微拉低，大约保持了比STEP3状态下的第二参考电压源VEE略低的电压水准。虽然此阶段使得第三节点N3处产生的动态调节信号DYN的实际电位轻微低于第二参考电压源VEE，但是仍然处于逻辑低电平，所以动态调节信号DYN将会接通第五薄膜晶体管M5和第一薄膜晶体管M1。此时因为第五薄膜晶体管M5和第四薄膜晶体管M4均导通，所以第一参考电压源VDD经由第五薄膜晶体管M5和第四薄膜晶体管M4写入到第三电容C3连接于第二节点N2处的第二端，使得第二节点N2的电位仍然接近等于第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑高电平。高电平的第二逻辑信号S₂驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号S₂还驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。再者，因为第一薄膜晶体管M1导通，所以低电平的第二时钟信号CKE2的电位通过第一薄膜晶体管M1写入第一节点N1，使得第二电容C2连接于第一节点N1的第二端的电位接近第二参考电压源VEE，也即第一节点N1处产生的第一逻辑信号S₁为低电平。换言之，对输出级而言，第一节点N1处产生的第一逻辑信号S₁为低电平接通第一输出管M8，第二节点N2处产生的第二逻辑信号S₂为高电平关断第二输出管M9，节点N5处输入的第一参考电压源VDD通过第一输出管M8在输出节点N7输出，输出信号E_M按照期望的方式输出第一参考电压源VDD。

参见图2和图3E，在第五阶段/步骤STEP5中，第一时钟信号CKE1、第二时钟信号CKE2和激励信号STE均为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。此时第三电容C3连接于第二节点N2处的第二端的电位保持了STEP4状态下的第一参考电压源VDD水准，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑高电平。高电平的第二逻辑信号S₂驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号S₂还驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。第二时钟信号CKE2从STEP4到STEP5经历了从低电平到高电平的翻转，且第一薄膜晶体管M1的第一端输入第二时钟信号CKE2，则第一薄膜晶体管M1的第二端(也即第一电容C1连接于节点N4处的第二端)的电位也随着第二时钟信号CKE2瞬时跳变，由于该第一电容C1的耦合效应的作用，使得第一电容C1连接到第三节点N3的第一端的电位相对于STEP4阶段也被略微推高，大约保持了比第二参考电压源VEE略高的电压水准。虽然此阶段使得第三节点N3处产生的动态调节信号DYN的实际电位轻微高于第二参考电压源VEE，但是仍然处于逻辑低电平，所以动态调节信号DYN将会接通第五薄膜晶体管M5和第一薄膜晶体管M1。从而由于第一薄膜晶体管M1导通，所以第二时钟信号CKE2带有的电位通过第一薄膜晶体管M1写入到第二电容C2连接于第一节点N1处的第二端，使得第一节点N1的电位仍然接近等于第一参考电压源VDD，所以在第一节点N1处产生的第一逻辑信号S₁为逻辑高电平。换言之，对输出级而言，第一节点N1处产生的第一逻辑信号S₁为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S₂为高电平关断第二输出管M9，则在输出节点N7输出的输出信号E_M按照期望的方式仍然保持在STEP4状态下的第二参考电压源VDD。

参见图2和图3F，在第六阶段/步骤STEP6中，第一时钟信号CKE1为低电平而第二时钟信号CKE2和激励信号STE为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKE1接通，第四薄膜晶体管M4被第二时钟信号CKE2关断。注意此时第三薄膜晶体管M3接通导致高电平的激励信号STE带有的高电位写入到第三电容C3连接于第二节点N2的第二端，使得第二节点N2处的电位充电到接近第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号S₂为逻辑高电平。高电平的第二逻辑信号S₂驱动第二薄膜晶体管M2被关断。此外高电平的第二逻辑信号S₂驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。第二参考电压源VEE带有的低电平电位通过导通的第七薄膜晶体管M7写入到第一电容C1连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号DYN的充电电位接近第二参考电压源VEE，为逻辑低电平，从而动态调节信号DYN接通第五薄膜晶体管M5和第一薄膜晶体管M1。由于第一薄膜晶体管M1导通，第二时钟信号CKE2带有的电位通过第一薄膜晶体管M1写入到第一节点N1，第一节点N1的电位充电到接近等于第一参考电压源VDD，所以在第一节点N1处产生的第一逻辑信号S₁为逻辑高电平。换言之，对输出级而言，在第一节点N1处所产生的第一逻辑信号S₁为高电平会关断第一输出管M8，在第二节点N2处所产生的第二逻辑信号S₂为高电平会关断第二输出管M9，则在输出节点N7输出的输出信号E_M按照期望的方式仍然保持在STEP5状态下的第二参考电压源VDD。

图4的波形CURV是图1所示的发光驱动电路以图2的时序最终在输出节点N7所输出的输出信号E_M的实测仿真波形，跟我们所预期得到的波形一致，业界的设计人员对于该方案无疑是乐见其成的。第一薄膜晶体管M1的第二端(节点N4)于第一节点N1之间没有设置任何薄膜晶体管，在动态调节信号DYN控制第一薄膜晶体管M1导通的阶段，第一薄膜晶体管M1的第一端所输入的第二时钟信号CKE2直接钳制第一节点N1的电位，第一节点N1的逻辑状态跟随第二时钟信号CKE2的逻辑状态，这是本发明很重要的一点。在本发明中，发光电路采用了较少的薄膜晶体管意味着有源区可以占据更大的显示空间，这种发光电路的版图面积小，符合窄边框的显示器的设计要求。以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (13)

1.一种发光信号驱动电路，其特征在于，包括：

串联在第一、第二参考电压源之间的皆具有控制端的第一、第二输出管，所述第一、第二输出管在导通和关断之间切换，以便在所述第一、第二输出管互连处的输出节点将所述第一或第二参考电压源输出；

第一电容，通过调整与所述第一电容的一端相连的一个第三节点处所存储的电压数据，用以在所述第三节点处产生一个动态调节信号；

第一控制模块，由与所述第二输出管的控制端相连的第二节点处所产生的第二逻辑信号和所述动态调节信号的逻辑状态，来确定与所述第一输出管的控制端相连的第一节点处产生的第一逻辑信号的逻辑状态，从而控制所述第一输出管在导通和关断间切换；

第二控制模块，由第一、第二时钟信号和所述动态调节信号的逻辑状态，来确定所述第二逻辑信号的逻辑状态，从而控制所述第二输出管在导通和关断间切换。

2.根据权利要求1所述的发光信号驱动电路，其特征在于，所述第一控制模块包括第一、第二薄膜晶体管，所述第一、第二薄膜晶体管各自皆具有控制端和第一、第二端；

所述第一电容的与所述第三节点相连的一端连接到所述第一薄膜晶体管的控制端，从而通过所述动态调节信号驱动所述第一薄膜晶体管，以及所述第一电容的相对另一端则连接到所述第一薄膜晶体管的第二端；

所述第一薄膜晶体管的第一端输入所述第二时钟信号而第二端则与所述第二薄膜晶体管的第一端互连于所述第一节点处；

所述第二薄膜晶体管的第二端连接到所述第一参考电压源以及所述第二薄膜晶体管的控制端连接到所述第二节点处，从而通过所述第二逻辑信号驱动所述第二薄膜晶体管。

3.根据权利要求2所述的发光信号驱动电路，其特征在于，还包括与所述第二薄膜晶体管并联的第二电容，其中：

在所述动态调节信号关断所述第一薄膜晶体管的时刻，所述第二电容连接于所述第一节点的一端用于保持所述第一薄膜晶体管被关断前所述第一节点具有的电压水准；或者

在所述第一逻辑信号关断所述第二薄膜晶体管的时刻，所述第二电容连接于所述第一节点的一端用于保持所述第二薄膜晶体管被关断前所述第一节点具有的电压水准。

4.根据权利要求2所述的发光信号驱动电路，其特征在于，在所述动态调节信号驱动所述第一薄膜晶体管接通的阶段所述第二逻辑信号关断所述第二薄膜晶体管，以及在所述第二逻辑信号驱动所述第二薄膜晶体管接通的阶段所述动态调节信号关断所述第一薄膜晶体管。

5.根据权利要求2所述的发光信号驱动电路，其特征在于，在第一控制模块中当所述动态调节信号具有第一逻辑状态并接通所述第一薄膜晶体管时，将所述第二时钟信号具有的第一或第二逻辑状态通过所述第一薄膜晶体管写入所述第一节点；或者

当所述第二逻辑信号具有第一逻辑状态并接通所述第二薄膜晶体管时，将所述第一参考电压源具有的逻辑状态通过所述第二薄膜晶体管写入所述第一节点。

6.根据权利要求1所述的发光信号驱动电路，其特征在于，所述第二控制模块包括第三、第四和第五薄膜晶体管，所述第三至第五薄膜晶体管皆具有控制端和第一、第二端；

所述第三薄膜晶体管的第一端输入一个激励信号而第二端则与所述第四薄膜晶体管的第一端互连于所述第二节点处，所述第五薄膜晶体管的第一端连接到所述第四薄膜晶体管的第二端及所述第五薄膜晶体管的第二端连接到所述第一参考电压源；并且

所述第一、第二时钟信号对应分别输入至所述第三、第四薄膜晶体管各自的控制端，并通过所述第一、第二时钟信号分别驱动所述第三、第四薄膜晶体管，以及所述第五薄膜晶体管的控制端连接于所述第三节点，从而通过所述动态调节信号驱动所述第五薄膜晶体管。

7.根据权利要求6所述的发光信号驱动电路，其特征在于，还包括第三电容，所述第三电容的一端输入所述第二时钟信号而另一端则连接于所述第二节点，其中：

在所述第一时钟信号关断所述第三薄膜晶体管的时刻，所述第三电容连接于所述第二节点的一端用于保持所述第三薄膜晶体管被关断前所述第二节点具有的电压水准；或者

在所述第二时钟信号关断所述第四薄膜晶体管和/或所述动态调节信号关断所述第五薄膜晶体管的时刻，所述第三电容连接于所述第二节点的一端用于保持所述第四薄膜晶体管和/或所述第五薄膜晶体管被关断前所述第二节点具有的电压水准。

8.根据权利要求7所述的发光信号驱动电路，其特征在于，在所述第一时钟信号驱动所述第三薄膜晶体管接通的阶段，所述第四、第五薄膜晶体管中至少有一者被关断，以及在所述第二时钟信号驱动所述第四薄膜晶体管接通并且所述动态调节信号驱动所述第五薄膜晶体管接通的阶段，所述第一时钟信号关断所述第三薄膜晶体管。

9.根据权利要求6所述的发光信号驱动电路，其特征在于，在第二控制模块中，当所述第一时钟信号具有第一逻辑状态并接通所述第三薄膜晶体管时，将所述激励信号具有的第一或第二逻辑状态通过所述第三薄膜晶体管写入所述第二节点；或者

当所述第二时钟信号、动态调节信号具有第一逻辑状态并接通所述第四、第五薄膜晶体管时，将所述第一参考电压源具有的逻辑状态通过所述第四、第五薄膜晶体管写入所述第二节点。

10.根据权利要求1所述的发光信号驱动电路，其特征在于，还包括一个由所述第一时序信号和所述第二逻辑信号控制的调节单元，用于调节所述第一电容的连接于所述第三节点的一端所存储的电压数据并藉此改变所述动态调节信号的逻辑状态。

11.根据权利要求10所述的发光信号驱动电路，其特征在于，所述调节单元包括第六、第七薄膜晶体管，所述第六、第七薄膜晶体管各自皆具有控制端和第一、第二端；

所述第六薄膜晶体管的第一端连接到所述第三节点而第二端则输入所述第一时钟信号，所述第七薄膜晶体管的第一端连接到所述第二参考电压源而第二端连接到所述第三节点；

所述第六薄膜晶体管的控制端连接到所述第二节点，从而由所述第二逻辑信号驱动所述第六薄膜晶体管，以及所述第七薄膜晶体管的控制端输入所述第一时钟信号，从而由所述第一时钟信号驱动所述第七薄膜晶体管。

12.根据权利要求11所述的发光信号驱动电路，其特征在于，在调节单元中当所述第一时钟信号具有第一逻辑状态并接通所述第七薄膜晶体管时，将所述第二参考电压源具有的逻辑状态通过所述第七薄膜晶体管写入所述第三节点以定义所述动态调节信号的逻辑状态；

或者当所述第二逻辑信号具有第一逻辑状态并接通所述六薄膜晶体管时，将所述第一时钟信号具有的第一或第二逻辑状态通过所述第六薄膜晶体管写入所述第三节点，以定义所述动态调节信号的逻辑状态。

13.根据权利要求11所述的发光信号驱动电路，其特征在于，所述第六薄膜晶体管为包含了第一、第二子薄膜晶体管的一个复合双管结构，所述第一、第二子薄膜晶体管各自皆具有控制端和第一、第二端；

所述第一子薄膜晶体管的第二端输入所述第一时钟信号而第一端和所述第二子薄膜晶体管的第二端互连，以及所述第二子薄膜晶体管的第一端连接到所述第三节点，并且所述第一、第二子薄膜晶体管的控制端都连接到所述第二节点。