CN105162658A - 用于网络类核心芯片技术开发的通用验证平台及方法 - Google Patents

用于网络类核心芯片技术开发的通用验证平台及方法 Download PDF

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Abstract

本发明公开了一种用于网络类核心芯片技术开发的通用验证平台及方法，涉及网络类核心芯片技术领域。该平台包括电源模块、CPU模块、FPGA模块、时钟模块、PLL模块、DDS模块、交叉模块、FPGA模块、背板信号连接器、光模块和RJ45连接器；所述CPU模块分别通过时钟模块、PLL模块、DDS模块、交叉模块与FPGA模块相连，FPGA模块与RJ45连接器相连；所述交叉模块分别与背板信号连接器、光模块相连。光模块包括SFP光模块连接器和XFP光模块连接器；背板信号连接器包括兼容的高速连接器和低速连接器；RJ45连接器包括2个RJ45接口。本发明能够通过通用的验证平台对多类芯片进行验证，使用成本较低，资源利用比较合理。

Description

用于网络类核心芯片技术开发的通用验证平台及方法
技术领域
本发明涉及网络类核心芯片技术领域，具体涉及一种用于网络类核心芯片技术开发的通用验证平台及方法。
背景技术
随着通信技术的进步，通信网络所承载的业务发生了巨大的变化，各种新技术层出不穷。对于光传送网而言，其主要的光传送网技术一般为OTN(OpticalTransportNetwork，光传送网)和PTN(PacketTransportNetwork，分组传送网)；对于在光接入网而言，其主流的接入方式一般为XG-PON(X-Gigabit-CapablePON，10吉比特无源光网络)和10G-EPON(万兆以太网的无源光网络)。
目前，国内外主流运营商和制造商均非常关注上述技术的发展和应用，国外芯片厂商(例如PMC、AMCC、Broadcom等)推出了商用的系列ASIC(ApplicationSpecificIntegratedCircuit，为专门目的而设计的集成电路)芯片。由于ASIC芯片的价格昂贵，因此ASIC芯片的成本已经成为制约国内制造商竞争力的重要因素。
有鉴于此，国内芯片厂商已经开始网络类核心芯片的自主开发，进而降低设备应用芯片的成本，提升设备的市场竞争力。在芯片开发过程之前，需要在系统级验证平台上进行FPGA(Field－ProgrammableGateArray，即现场可编程门阵列)验证。
目前，操作人员设计验证平台时，只能为某一类芯片设计一套验证平台，由于对新技术的验证所需的一套验证平台的材料比较昂贵，开发也需要比较多的人力和时间成本，因此为一类芯片设计一套验证平台所需的成本较高，资源利用不够合理。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种用于网络类核心芯片技术开发的通用验证平台及方法。本发明能够通过通用的验证平台对多类芯片进行验证，使用成本较低，资源利用比较合理。
为达到以上目的，本发明提供的用于网络类核心芯片技术开发的通用验证平台，包括电源模块、CPU模块和FPGA模块，该平台还包括时钟模块、PLL模块、DDS模块、交叉模块、FPGA模块、背板信号连接器、光模块和RJ45连接器；
所述CPU模块分别通过时钟模块、PLL模块、DDS模块、交叉模块与FPGA模块相连，FPGA模块与RJ45连接器相连；所述交叉模块分别与背板信号连接器、光模块相连；
所述CPU模块用于：对FPGA模块进行配置；控制时钟模块输出固定频率的时钟；根据FPGA内先入先出队列FIFO的状态，对DDS模块的时钟输出频率进行实时调整；根据系统同步要求，控制PLL模块为FPGA模块提供所需的PLL时钟；控制交叉模块的数据流向；
所述FPGA模块包括至少1块FPGA芯片，FPGA模块用于：实现芯片逻辑功能验证；
所述时钟模块用于：根据CPU模块的控制，产生固定的时钟频率；
所述PLL模块包括PLL芯片，PLL模块用于：输出时钟至FPGA模块；将FPGA模块下发的时钟进行同步和锁相环操作；PLL芯片收到下发的CPU控制后，为FPGA模块提供所需的PLL时钟；
所述DDS模块包括DDS芯片，DDS模块用于：输出本地时钟至FPGA模块，CPU根据FPGA内FIFO的状态，对DDS芯片的寄存器进行读写，实现对DDS芯片时钟输出频率的实时调整；
所述交叉模块包括交叉芯片，交叉模块用于：实现不同端口之间的数据交叉互通；
所述RJ45连接器用于：为FPGA模块接入1PPS脉冲信号和2M时钟信号；
所述光模块用于：为FPGA模块接入SFP光模块业务和XFP光模块业务；光模块包括1～16个SFP光模块连接器和1～8个XFP光模块连接器；
所述SFP光模块连接器用于：为FPGA模块接入千兆以太网GE、光转换单元OTU1和第三级同步传送模块STM-16业务；
所述XFP光模块连接器用于：为FPGA模块接入10GE、万兆以太网的无源光网络10G-EPON、10吉比特无源光网络XG-PON、OTU2和第四级同步传送模块STM64业务；
所述背板信号连接器用于：将背板和系统对接。
在上述技术方案的基础上，所述CPU模块与时钟模块、PLL模块、交叉模块均通过I2C接口相连，CPU模块通过SPI接口与DDS模块相连。
在上述技术方案的基础上，所述FPGA模块还包括外围电路，外围电路包括双倍速率同步动态随机存储器DDR电路和FPGA配置电路。
在上述技术方案的基础上，所述时钟模块包括本地晶振发生器或时钟芯片。
在上述技术方案的基础上，所述RJ45连接器包括2个RJ45接口。
在上述技术方案的基础上，所述背板信号连接器包括兼容的高速连接器和低速连接器。
在上述技术方案的基础上，所述SFP光模块连接器的数量为8个。
在上述技术方案的基础上，所述XFP光模块连接器的数量为4个。
本发明提供的基于上述通用验证平台的用于网络类核心芯片技术开发的通用验证方法，包括以下步骤：
S1：根据需要验证的芯片，CPU模块控制时钟模块产生对应的固定时钟频率，转到S2；
S2：根据需要验证的芯片，判断是否需要PLL模块或DDS模块输出的时钟，若是，将PLL芯片或DDS芯片设置为低阻态，转到S3；否则将PLL芯片或DDS芯片设置为高阻态，转到S3；
S3：根据需要验证的芯片，判断是否需要交叉模块，若是，对交叉芯片进行交叉使用配置后，将数据分配至相应的数据通路，转到S4；否则对交叉芯片进行非交叉使用配置后，将FPGA直接与光模块或背板信号连接器相连，转到S4；
S4：若需要验证的芯片有1PPS脉冲信号和/或2M时钟信号输入输出的需求，将相应的信号通过RJ45连接器输出至FPGA模块。
与现有技术相比，本发明的优点在于：
(1)本发明对所需验证的各种技术进行评估后，选择能够满足所有技术要求的FPGA芯片，作为逻辑验证的主体。在此基础上，本发明将评估后的各种技术的数据收发速率、时钟要求以及对外接口等方面进行汇总，在验证板上设计相应的电路模块，不仅能够简化验证板设置，而且将功能相同的电路(例如时钟模块、CPU模块、DDS模块、PLL模块等电路做)集成为模块形式，以便灵活配置。
(2)为适应在不同系统中的测试，在对外接口方面，本发明设计了多种业务接口(SFP光模块连接器、XFP光模块连接器和RJ45连接器)，在测试时，本发明能够根据不同芯片的要求选择对应的业务接口；在系统接口方面，本发明设计了高速连接器和低速连接器，定义了背板总线，能够兼容不同的信号，便于通过背板和不同系统对接。
(3)从优点(1)和(2)可以得出，本发明将芯片验证平台的应用场合大大扩展，继承了验证平台设计中可以共用的部分(包括硬件和软件)，方便了芯片设计及测试者根据不同需求调整设计及测试的要求；不仅能够满足10G-EPON、XG-PON、OTN、PTN等多种技术在系统设备上的验证要求，而且最大限度地做到了信号和功能模块复用。因此，与现有技术中为一类芯片设计一套验证平台相比，本发明能够通过通用的验证平台对多类芯片进行验证，使用成本显著降低，资源利用比较合理。
附图说明
图1为本发明实施例中用于网络类核心芯片技术开发的通用验证平台的结构框图；
图2为本发明实施例中通用验证平台的各种应用的数据流向图。
具体实施方式
以下结合附图及实施例对本发明作进一步详细说明。
参见图1和图2所示，本发明实施例中的用于网络类核心芯片技术开发的通用验证平台，包括电源模块、CPU模块、时钟模块、PLL(PhaseLockedLoop，锁相环)模块、DDS(DirectDigitalSynthesizer，直接数字式频率合成器)模块、交叉模块、FPGA模块、背板信号连接器、光模块和RJ45(标准8位模块化接口)连接器。
所有模块和连接器均与电源模块相连，CPU模块分别通过时钟模块、PLL模块、DDS模块、交叉模块与FPGA模块相连，FPGA模块与RJ45连接器相连；交叉模块分别与背板信号连接器、光模块相连。
CPU模块用于：为验证平台提供控制及管理，例如对FPGA模块进行配置；控制时钟模块输出固定频率的时钟；根据FPGA内FIFO(FirstInputFirstOutput，先入先出队列)的状态，对DDS模块的时钟输出频率进行实时调整；根据系统同步要求，控制PLL模块为FPGA模块提供所需的PLL时钟；控制交叉模块的数据流向。
CPU模块与时钟模块、PLL模块、交叉模块均通过I2C接口(两线式串行总线接口)相连，CPU模块通过SPI接口(SerialPeripheralInterface，串行外设接口)与DDS模块相连。
FPGA模块包括至少1块性能较好的高端FPGA芯片，FPGA模块用于：实现芯片逻辑功能验证。FPGA模块还包括外围电路，外围电路包括DDR(DoubleDataRate，双倍速率同步动态随机存储器)电路、FPGA配置电路等。
时钟模块用于：根据CPU模块的控制，产生固定的时钟频率；时钟模块包括本地晶振发生器或时钟芯片。
PLL模块包括PLL芯片，PLL模块用于：输出时钟至FPGA模块；将FPGA模块下发的时钟进行同步和锁相环等操作；PLL芯片收到下发的CPU控制后，为FPGA模块提供所需的PLL时钟。
DDS模块包括DDS芯片，DDS模块用于：输出本地时钟至FPGA模块，CPU根据FPGA内FIFO的状态，对DDS芯片的寄存器进行读写，实现对DDS芯片时钟输出频率的实时调整。
交叉模块包括交叉芯片，交叉模块用于：实现不同端口之间的数据交叉互通，交叉模块可配置于系统侧或光模块接口侧(本实施例中的交叉模块位于光模块接口侧)。
RJ45连接器用于：为FPGA模块接入1PPS(pulsepersecond，1pps＝1Hz＝1次/秒)脉冲信号和2M时钟信号；RJ45连接器包括2个RJ45接口。
光模块用于：为FPGA模块接入SFP光模块业务和XFP光模块业务。光模块包括1～16个SFP(SmallForm-factorPluggable，小型可插拔)光模块连接器(本实施例中为SFP光模块连接器的数量为8个)和1～8个XFP(10GigabitSmallFormFactorPluggable，可热插拔的，独立于通信协议的光学收发器)光模块连接器(本实施例中XFP光模块连接器的数量为4个)。
SFP光模块连接器用于：为FPGA模块接入GE(GigabitEthernet，千兆以太网)、OTU1(OpticalTransformUnit，光转换单元)和STM-16(SynchronousTransferModule-16第三级同步传送模块)业务。
XFP光模块连接器用于：为FPGA模块接入10GE(万兆以太网)、10G-EPON、XG-PON、OTU2和STM64(第四级同步传送模块)业务。
背板信号连接器用于：将背板和系统对接；背板信号连接器包括兼容的高速连接器和低速连接器，高速连接器和低速连接器能够匹配信号不同的系统。
参见图2所示，本发明实施例中的基于上述通用验证平台的用于网络类核心芯片技术开发的通用验证方法，包括以下步骤：
S1：根据需要验证的芯片，CPU模块控制时钟模块产生对应的固定时钟频率，例如10GEPON需要的时钟频率为156.25M，XG-PON需要的时钟频率为155.52M，OTN需要的时钟频率为167.33M等时钟，转到S2。
S2：根据需要验证的芯片，判断是否需要PLL模块或DDS模块输出的时钟，若是(例如OTN或PTN类的应用)，通过软件将PLL芯片或DDS芯片设置为低阻态，转到S3；若不是(例如10G-EPON或XG-PON的应用)，通过软件将PLL芯片或DDS芯片设置为高阻态，转到S3；
S3：根据需要验证的芯片，判断是否需要交叉模块，若是(例如在验证OTN或PTN类的交叉功能时)，对交叉芯片进行交叉使用配置后，将数据分配至相应的数据通路，转到S4；若不是(例如10G-EPON或XG-PON的应用)，对交叉芯片进行非交叉使用配置后，将FPGA直接与光模块或背板信号连接器相连，转到S4。
S4：若需要验证的芯片有同步以太网的需求(例如1PPS脉冲信号和/或2M时钟信号输入输出的需求)，将相应的信号(1PPS脉冲信号和/或2M时钟信号通过RJ45连接器输出至FPGA模块。
本发明在验证不同的技术时，时钟发生和数据流向由CPU模块控制，逻辑功能由FPGA模块实现，根据不同技术可重新配置，对外接口可以根据不同技术进行选用，从而实现了一套系统支持多种核心技术验证的功能。
综上所述，本发明实现了一种通用的网络类核心芯片验证平台，将芯片验证平台的应用场合大大扩展，继承了验证平台设计中可以共用的部分(包括硬件和软件)，方便了芯片设计及测试者根据不同需求调整设计及测试的要求；不仅能够满足10G-EPON、XG-PON、OTN、PTN等多种技术在系统设备上的验证要求，而且最大限度地做到了信号和功能模块复用。
本发明不局限于上述实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围之内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (9)

1.一种用于网络类核心芯片技术开发的通用验证平台，包括电源模块、CPU模块和FPGA模块，其特征在于：该平台还包括时钟模块、PLL模块、DDS模块、交叉模块、FPGA模块、背板信号连接器、光模块和RJ45连接器；
所述CPU模块分别通过时钟模块、PLL模块、DDS模块、交叉模块与FPGA模块相连，FPGA模块与RJ45连接器相连；所述交叉模块分别与背板信号连接器、光模块相连；
所述CPU模块用于：对FPGA模块进行配置；控制时钟模块输出固定频率的时钟；根据FPGA内先入先出队列FIFO的状态，对DDS模块的时钟输出频率进行实时调整；根据系统同步要求，控制PLL模块为FPGA模块提供所需的PLL时钟；控制交叉模块的数据流向；
所述FPGA模块包括至少1块FPGA芯片，FPGA模块用于：实现芯片逻辑功能验证；
所述时钟模块用于：根据CPU模块的控制，产生固定的时钟频率；
所述PLL模块包括PLL芯片，PLL模块用于：输出时钟至FPGA模块；将FPGA模块下发的时钟进行同步和锁相环操作；PLL芯片收到下发的CPU控制后，为FPGA模块提供所需的PLL时钟；
所述DDS模块包括DDS芯片，DDS模块用于：输出本地时钟至FPGA模块，CPU根据FPGA内FIFO的状态，对DDS芯片的寄存器进行读写，实现对DDS芯片时钟输出频率的实时调整；
所述交叉模块包括交叉芯片，交叉模块用于：实现不同端口之间的数据交叉互通；
所述RJ45连接器用于：为FPGA模块接入1PPS脉冲信号和2M时钟信号；
所述光模块用于：为FPGA模块接入SFP光模块业务和XFP光模块业务；光模块包括1～16个SFP光模块连接器和1～8个XFP光模块连接器；
所述SFP光模块连接器用于：为FPGA模块接入千兆以太网GE、光转换单元OTU1和第三级同步传送模块STM-16业务；
所述XFP光模块连接器用于：为FPGA模块接入10GE、万兆以太网的无源光网络10G-EPON、10吉比特无源光网络XG-PON、OTU2和第四级同步传送模块STM64业务；
所述背板信号连接器用于：将背板和系统对接。
2.如权利要求1所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述CPU模块与时钟模块、PLL模块、交叉模块均通过I2C接口相连，CPU模块通过SPI接口与DDS模块相连。
3.如权利要求1所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述FPGA模块还包括外围电路，外围电路包括双倍速率同步动态随机存储器DDR电路和FPGA配置电路。
4.如权利要求1所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述时钟模块包括本地晶振发生器或时钟芯片。
5.如权利要求1所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述RJ45连接器包括2个RJ45接口。
6.如权利要求1至5任一项所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述背板信号连接器包括兼容的高速连接器和低速连接器。
7.如权利要求1至5任一项所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述SFP光模块连接器的数量为8个。
8.如权利要求1至5任一项所述的用于网络类核心芯片技术开发的通用验证平台，其特征在于：所述XFP光模块连接器的数量为4个。
9.一种基于权利要求1至8任一项所述通用验证平台的用于网络类核心芯片技术开发的通用验证方法，其特征在于，包括以下步骤：
S1：根据需要验证的芯片，CPU模块控制时钟模块产生对应的固定时钟频率，转到S2；
S2：根据需要验证的芯片，判断是否需要PLL模块或DDS模块输出的时钟，若是，将PLL芯片或DDS芯片设置为低阻态，转到S3；否则将PLL芯片或DDS芯片设置为高阻态，转到S3；
S3：根据需要验证的芯片，判断是否需要交叉模块，若是，对交叉芯片进行交叉使用配置后，将数据分配至相应的数据通路，转到S4；否则对交叉芯片进行非交叉使用配置后，将FPGA直接与光模块或背板信号连接器相连，转到S4；
S4：若需要验证的芯片有1PPS脉冲信号和/或2M时钟信号输入输出的需求，将相应的信号通过RJ45连接器输出至FPGA模块。
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