CN105144412A - 由于重晶格具有提高的esd电阻的基于gan的光电子器件及其制造方法 - Google Patents
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Abstract
光电子器件（10）包括半导体层结构（100），所述半导体层结构具有作为有源层（140）的量子薄膜结构和p型掺杂层（160），所述p型掺杂层被布置在量子薄膜结构（140）之上。所述p型掺杂层（160）包括至少一个第一子层（161）和第二子层（162）。所述第二子层（162）具有高于第一子层（161）的掺杂度（323）。
Description
技术领域
本发明涉及一种光电子器件以及一种用于制造光电子器件的方法。
背景技术
文献US2013/0020608A1描述一种器件。
已知的是，氮化物半导体芯片、例如光电子氮化物半导体芯片已经可以通过很小的静电放电（ESD）而持久地被损坏或破坏。如果在制造这样的半导体芯片时使用具有蓝宝石的衬底，则在氮化物半导体层序列的外延生长中形成具有高位错密度的晶体。位错作用为漏电流路径，在ESD负荷的情况下漏电流可以通过所述漏电流路径流动，这可以导致氮化物半导体芯片的损坏或破坏。
为了避免由于静电放电所导致的损坏需要保护措施。已知的是，氮化物半导体芯片与单独的保护二极管连接并且被布置在共同的壳体中。在ESD负荷的情况下电荷脉冲可以通过保护二极管流出，而不损坏氮化物半导体芯片。然而，由于单独的保护二极管，共同的壳体的所需大小提高。
发明内容
本发明的任务在于，提供一种光电子器件。本发明的另一任务在于，说明一种用于制造光电子器件的方法。利用在此描述的方法特别是可以制造在此描述的光电子器件。也就是说，所有为该方法公开的特征也针对该器件公开并且反之亦然。
光电子器件包括半导体层结构，该半导体层结构具有量子薄膜结构和p型掺杂层，该p型掺杂层布置在量子薄膜结构之上。在此，p型掺杂层包括至少一个第一子层和第二子层。第二子层具有比第一子层更高的掺杂度。有利地，较高掺杂的第二子层具有较高的导电性。在光电子器件的ESD负荷的情况下，流经半导体层结构的漏电流由此在p型掺杂层的第二子层中在横向方向上扩张并且分布。这抵抗漏电流的窄的空间限制并且防止过高的局部电流密度。有利地，由此可以在ESD负荷的情况下减小光电子器件的损坏的风险。由此有利地得出光电子器件的集成的ESD保护，该集成的ESD保护在没有以下措施的情况下而够用，所述措施伴随着光电子器件的半导体层结构的变差的晶体质量。通过光电子器件的集成的ESD保护，也可以有利地放弃外部的保护二极管的设置，由此光电子器件可以成本更适宜地被制造并且以更小的尺寸来构造。
在光电子器件的一种实施方式中，第一子层具有小于每立方厘米5×1018并且优选地为0的掺杂度。有利地，第一子层于是具有强烈减小的导电性。
在光电子器件的一种实施方式中，第二子层具有位于每立方厘米1×1018和每立方厘米1.5×1020之间的、优选地在每立方厘米2×1019和每立方厘米8×1019之间的掺杂度。例如第二子层可以具有为每立方厘米4×1019的掺杂度。有利地，第二子层于是具有比第一子层明显更高的导电性。因此，平行于生长方向流经光电子器件的半导体层结构的漏电流可以在第二子层中在横向方向上扩张。
在光电子器件的一种实施方式中，第一子层和第二子层分别具有1nm和50nm之间的、优选地5nm和20nm之间的、特别优选地8nm和12nm之间的厚度。例如第一子层和第二子层可以分别具有10nm的厚度。该厚度的子层已经有利地在试验中被证实为特别有利的。
在光电子器件的一种实施方式中，p型掺杂层包括多个第一子层和第二子层，所述第一子层和第二子层分别交替相互跟随。有利地，多个第二子层分别引起在ESD负荷的情况下在生长方向上流经光电子器件的半导体层结构的漏电流的电流分布，由此减小光电子器件由于这样的漏电流所导致的损坏的危险。
在光电子器件的一种实施方式中，p型掺杂层包括1和50之间的第一子层、优选地三个第一子层。试验已经有利地表明，p型掺杂层的三个第一子层的数量可以引起特别有利的效应。
在光电子器件的一种实施方式中，两个第二子层具有不同的掺杂度。有利地，p型掺杂层的掺杂由此可以不仅被调制而且经受附加的改变。也可以的是，两个第一子层具有不同的掺杂度。
在光电子器件的一种实施方式中，在量子薄膜结构和p型掺杂层之间布置有间隔层。有利地，由此避免量子薄膜结构的由于p型掺杂层的掺杂所导致的不利的影响。
在光电子器件的一种实施方式中，间隔层具有2nm和120nm之间的厚度。优选地，间隔层具有10nm和50nm之间的厚度。特别优选地，间隔层具有20nm和30nm之间的厚度。例如间隔层可以具有大约25nm的厚度。该层厚的间隔层有利地防止量子薄膜结构的由于p型掺杂层的掺杂所导致的负面的影响，而量子薄膜结构和p型掺杂层没有过宽地彼此相间隔。
在光电子器件的一种实施方式中，间隔层包括具有较低掺杂度的第一间隔子层和具有较高掺杂度的第二间隔子层。在此，第一间隔子层比第二间隔子层更靠近量子薄膜结构地布置。有利地，由此在量子薄膜结构的掺杂水平和p型掺杂层的掺杂水平之间提高间隔层中的半导体层结构的生长方向上的掺杂度。间隔层中的掺杂度的提高在此例如可以分等级或连续地进行。
在光电子器件的一种实施方式中，p型掺杂层利用镁、碳和硼来掺杂。有利地，这些掺杂物已经证实为适宜的。p型掺杂层利用镁的掺杂是特别优选的。
在光电子器件的一种实施方式中，p型掺杂层具有小于30％的、优选地为0％的铟含量。此外，p型掺杂层在此具有小于30％的、优选地为0％的铝含量。有利地，通过铟和/或铝的含量可以进行p型掺杂层中的带隙的调整。
用于制造光电子器件的方法包括以下步骤：提供衬底、生长量子薄膜结构和生长p型掺杂层，其中p型掺杂层的生长包括至少一个第一子层和第二子层的生长，其中第二子层具有高于第一子层的掺杂度。有利地，通过该方法可以制造具有半导体层结构的光电子器件，该光电子器件具有集成的ESD保护。EDS保护由于p型掺杂层的较高掺杂的第二子层引起，其可以引起在ESD负荷的情况下流经半导体层结构的漏电流在横向方向上的分布。因此可以有利地减少光电子器件在ESD负荷的情况下超临界高的电流密度的风险进而也减少光电子器件的半导体层结构损坏的风险。有利地，光电子器件不需要外部的保护二极管，由此光电子器件可以配备节省空间的壳体。用于减少由于ESD负荷所导致的损坏风险的其他措施也有利地不需要，所述措施能够伴随着半导体层结构中的晶体质量的可能的变差进而伴随着光电子器件的效率的降低。
在方法的一种实施方式中，多个第一子层和第二子层分别交替地生长。有利地，多个第二子层于是可以分别引起漏电流在横向方向上的分布，由此可以实现特别有效的保护以免由于ESD负荷所致的损坏。
在方法的一种实施方式中，在量子薄膜结构和p型掺杂层之间生长有间隔层。有利地，间隔层可以避免量子薄膜结构的由于p型掺杂层的掺杂所致的不利的影响。
附图说明
本发明的上述特性、特征和优点以及如何实现的方式和方法结合实施例的随后的描述变得更清楚并且更明白地理解，所述实施例结合附图详细地解释。其中：
图1示出光电子器件的半导体层结构的示意性的截面图；
图2示出用于解释用于制造半导体层结构的方法的第一生长图；
图3示出用于解释制造方法的第二生长图。
具体实施方式
图1以强烈示意的图示出光电子器件10的半导体层结构100的一个截面。光电子器件10例如可以是发光二极管器件。半导体层结构100包括由氮化物化合物半导体材料构成的层。半导体层结构100例如可以具有InGaN化合物半导体系统的层。
光电子器件10的半导体层结构100可以通过外延生长制造。图2示出用于解释这样的制造方法的示意性的第一生长图200。图3示出用于进一步解释制造方法的示意性的第二生长图300。在两个生长图200、300的横轴上绘制进展的时间210。第一生长图200的纵轴示出在规定的时间点外延生长的材料的带隙能量220。第二生长图300的纵轴示出在规定的时间点外延生长的层的p型掺杂度320。
光电子器件10的半导体层结构100的制造以提供衬底110开始。衬底110例如可以具有蓝宝石。为了平衡衬底110的材料的晶格常数和半导体层结构100的氮化物化合物半导体系统的晶格常数之间的晶格失调，可以首先生长缓冲层120。缓冲层120例如可以具有GaN。在缓冲层120之前或之后也还可以生长其他在图1中未示出的层。也可以省略缓冲层120。
在缓冲层120和可能的其他层的外延生长之后，在第一时间点211开始n型掺杂层130的外延生长。n型掺杂层130由具有第二带隙能量222的材料来生长。具有第二带隙能量222的材料例如可以是GaN。n型掺杂层130配置有n型掺杂。p型掺杂优选地不进行。因此，外延生长的n型掺杂层130具有第一p型掺杂度321，该第一p型掺杂度优选地具有值0，如从图3的第二生长图300可以获知。n型掺杂层130的生长进行直至第二时间点212。
在第二时间点212开始量子薄膜结构140的外延生长。量子薄膜结构140的外延生长持续直至第三时间点213。
量子薄膜结构140包括多个在生长方向上彼此相间隔的量子薄膜，所述量子薄膜通过时间上交替生长具有第一带隙能量221的材料和生长具有第二带隙能量222的材料来形成。第一带隙能量221小于第二带隙能量222。具有第一带隙能量221的材料例如可以具有InGaN。具有第二带隙能量222的材料例如可以具有GaN。量子薄膜结构140的由具有第一带隙能量221的材料制造的区段形成量子薄膜，而量子薄膜结构140的由具有第二带隙能量222的材料制造的区域形成布置在量子薄膜之间的势垒。总体上，量子薄膜结构140可以配置有例如三至十五个量子薄膜、优选地配置有三至八个量子薄膜、特别优选地配置有五个量子薄膜。
量子薄膜结构140同样配置有具有第一掺杂度321的p型掺杂，即优选地完全没有p型掺杂。
从第三时间点213起，生长半导体层结构100的间隔层150。间隔层150由具有第二带隙能量222的材料来生长，该材料例如具有GaN。间隔层150的生长持续直至第五时间点215。
间隔层150在半导体层结构100的生长方向上配置有第一层厚153。第一层厚153例如在2nm和120nm之间。第一层厚153优选地位于10nm和50nm之间。第一层厚153特别优选地位于20nm和30nm之间。第一层厚153例如可以为25nm。
间隔层150用于将具有低的第一掺杂度321的量子薄膜结构140与在半导体层结构100中随后的具有较高掺杂度的p型掺杂的层160相间隔，以便避免量子薄膜结构140的由于p型掺杂层160的掺杂所致的不利的影响。
在间隔层150之内，间隔层150的p型掺杂度320从第一掺杂度321被提高到较高的第三掺杂度323。p型掺杂度在间隔层150之内的上升例如可以连续地在半导体层结构100的生长方向上在间隔层150的整个厚度153上进行或在半导体层结构100的生长方向上在间隔层150的厚度153的一部分上进行。在该情况下，梯度掺杂间隔层150。
然而，间隔层150的p型掺杂度320在半导体层结构100的生长方向上的上升也可以分多级地进行或如在图1和图3中示意性示出的那样分两级地进行。在该情况下，间隔层150在半导体层结构100的生长方向上被分成第一间隔子层151和第二间隔子层152。第一间隔子层151与量子薄膜结构140相邻。第二间隔子层152与第一间隔子层151和跟随间隔层150的p型掺杂层160相邻。第一间隔子层151在第三时间点213和第四时间点214之间生长。紧接着在第四时间点214和第五时间点215之间生长第二间隔子层152。第一间隔子层151以第一掺杂度321生长。第二间隔子层152以第三掺杂度323生长。
在第五时间点215开始半导体层结构100的p型掺杂层160的外延生长。p型掺杂层160由在半导体层结构100的生长方向上依次跟随的子层构成。p型掺杂层160至少包括在第一子时间段311期间外延生长的第一子层161和在时间上跟随第一子时间段311的第二子时间段312期间生长的第二子层162。然而，p型掺杂层160优选地包括多个第一子层161和第二子层162，其分别交替地相互跟随。例如p型掺杂层160可以包括1和50之间的第一子层161和相应数量的第二子层162。p型掺杂层160优选地包括三个第一子层161和三个第二子层162。
p型掺杂层160的所有第一子层161在半导体层结构100的生长方向上具有第二层厚163。p型掺杂层160的所有第二子层162在半导体层结构100的生长方向上分别具有第三层厚164。第二层厚163和第三层厚164可以是相同大小的，但是也可以彼此不同。例如第二层厚163和第三层厚164可以位于1nm和50nm之间。第二层厚163和第三层厚164优选地位于5nm和20nm之间。第二层厚163和第三层厚164特别优选地具有8nm和12nm之间的值。第二层厚163和第三层厚164例如可以分别为10nm。
p型掺杂层160的第一子层161和第二子层162的层厚也可以在半导体层结构100的生长方向上变化。于是不同的第一子层161具有不同的层厚和/或不同的第二子层162具有不同的层厚。
p型掺杂层160的第一子层161以具有第二掺杂度322的p型掺杂来生长。第二掺杂度322大于或等于第一掺杂度321并且小于第三掺杂度323。第二掺杂度322小于每立方厘米5×1018。第二掺杂度322优选地具有值0。
p型掺杂层160的第二子层162以具有第三掺杂度323的p型掺杂来生长。第三掺杂度323位于每立方厘米1×1018和每立方厘米1.5×1020之间。第三掺杂度323优选地位于每立方厘米2×1019和每立方厘米8×1019之间。第三掺杂度323例如可以具有每立方厘米4×1019的值。
也可以的是，p型掺杂层160的两个或多个第一子层161的掺杂度和/或p型掺杂层160的两个或多个第二子层162的掺杂度彼此不同。例如p型掺杂层160的两个依次跟随的第二子层162可以具有拥有不同掺杂度的p型掺杂。
p型掺杂层160优选地利用镁来掺杂。但是，例如也可以的是，p型掺杂层160利用其他掺杂物、如碳或硼来掺杂。
半导体层结构100的p型掺杂层160的外延生长进行直至第六时间点216。紧接着还可以生长半导体层结构100的其他未在图1中示出的层。
本发明借助优选的实施例来详细阐述和描述。尽管如此，本发明不限于所公开的示例。更确切地说，专业人员可以由此导出其他变型方案，而不脱离本发明的保护范围。
该专利申请要求德国专利申请102013104272.4的优先权，该德国专利申请的公开内容特此并入本文。
附图标记列表
10光电子器件
100半导体层结构
110衬底
120缓冲层
130n型掺杂层
140量子薄膜结构
150间隔层
151第一间隔子层
152第二间隔子层
153第一层厚（d1）
160p型掺杂层
161第一子层
162第二子层
163第二层厚（d2）
164第三层厚（d3）
200第一生长图
210时间
211第一时间点
212第二时间点
213第三时间点
214第四时间点
215第五时间点
216第六时间点
220带隙能量
221第一带隙能量（InGaN）
222第二带隙能量（GaN）
300第二生长图
311第一子时间段
312第二子时间段
320p型掺杂度
321第一掺杂度（x1＝0）
322第二掺杂度（x2）
323第三掺杂度（x3）
Claims (15)
1.光电子器件（10），具有半导体层结构（100），所述半导体层结构具有量子薄膜结构（140）和p型掺杂层（160），所述p型掺杂层被布置在量子薄膜结构（140）之上，
其中所述p型掺杂层（160）包括至少一个第一子层（161）和第二子层（162），
其中所述第二子层（162）具有高于第一子层（161）的掺杂度（323）。
2.根据上述权利要求所述的光电子器件（10），
其中所述p型掺杂层（160）包括多个第一子层（161）和第二子层（162），所述第一子层（161）和第二子层（162）分别交替地相互跟随。
3.根据上述权利要求之一所述的光电子器件（10），
其中所述第一子层（161）具有小于每立方厘米5×1018的掺杂度（322）。
4.根据上述权利要求之一所述的光电子器件（10），
其中所述第二子层（162）具有位于每立方厘米1×1018和每立方厘米1.5×1020之间的、优选地在每立方厘米2×1019和每立方厘米8×1019之间的掺杂度（323）。
5.根据上述权利要求之一所述的光电子器件（10），
其中所述第一子层（161）和第二子层（162）分别具有1nm和50nm之间的厚度（163、164）、优选地在5nm和20nm之间的厚度（163、164）、特别优选地在8nm和12nm之间的厚度（163、164）。
6.根据上述权利要求之一所述的光电子器件（10），
其中所述p型掺杂层（160）包括1和50个之间的第一子层（161）、优选地3个第一子层（161）。
7.根据上述权利要求之一所述的光电子器件（10），
其中两个第二子层（162）具有不同的掺杂度（323）。
8.根据上述权利要求之一所述的光电子器件（10），
其中在量子薄膜结构（140）和p型掺杂层（160）之间布置有间隔层（150）。
9.根据权利要求8所述的光电子器件（10），
其中所述间隔层（150）具有2nm和120nm之间的厚度（153）、优选地在10nm和50nm之间的厚度（153）、特别优选地在20nm和30nm之间的厚度（153）。
10.根据上述权利要求之一所述的光电子器件（10），
其中所述间隔层（150）包括具有较低的掺杂度（321）的第一间隔子层（151）和具有较高的掺杂度（323）的第二间隔子层（152），
其中第一间隔子层（151）比第二间隔子层（152）更靠近量子薄膜结构（140）来布置。
11.根据上述权利要求之一所述的光电子器件（10），
其中所述p型掺杂层（160）利用镁、碳或硼来掺杂。
12.根据上述权利要求之一所述的光电子器件（10），
其中所述p型掺杂层（160）具有小于30％的铟含量、优选地为0％的铟含量，
其中所述p型掺杂层（160）具有小于30％的铝含量、优选地为0％的铝含量。
13.用于制造光电子器件（10）的方法，具有以下步骤：
－提供衬底（110）；
－生长量子薄膜结构（140）；
－生长p型掺杂层（160），
其中p型掺杂层（160）的生长包括至少一个第一子层（161）和第二子层（162）的生长，
其中第二子层（162）具有高于第一子层（161）的掺杂度（323）。
14.根据权利要求13所述的方法，
其中多个第一子层（161）和第二子层（162）分别交替地生长。
15.根据权利要求13和14之一所述的方法，
其中在量子薄膜结构（140）和p型掺杂层（160）之间生长间隔层（150）。
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