CN105068066A - 一种嵌入式定浮点多波束测深声纳信号采集与处理平台 - Google Patents

一种嵌入式定浮点多波束测深声纳信号采集与处理平台 Download PDF

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Abstract

本发明涉及一种嵌入式定浮点多波束测深声纳信号采集与处理平台。本发明由逻辑控制系统、嵌入式算法处理系统A、嵌入式算法处理系统B、阻抗匹配电路、信号调理与采集电路、CPCI数据传输电路、控制参数传输电路、系统模拟电源、系统数字电源组成。本发明在节省机箱空间的同时也抑制了因板间信号传输所引入的噪声干扰,为多波束系统的升级、优化就提供了极大地便利。

Description

一种嵌入式定浮点多波束测深声纳信号采集与处理平台
技术领域
本发明涉及一种嵌入式定浮点多波束测深声纳信号采集与处理平台。
背景技术
多波束探测技术是近些年国际上公认的适用范围最广的海底地形地貌探测技术之一,在探测海底地形地貌的很多个领域,如调查海洋资源、测量航道、研究海洋环境、观测水下地形、观测水下建筑物等,都取得了广泛的应用。目前水声信号处理的理论已经逐渐形成了较为成熟的体系,随着各种算法的迅速发展,对信号处理系统也提出了更高的要求。新型多波束测深算法需要进行大量的定点、浮点混合运算,这也对信号处理板提出了更新的要求。更高的处理速度、更快的接口传输以及嵌入式的设计方式都是现阶段的研究热点。新型多波束测深声纳对信号处理系统提出的要求是低功耗、高效率、小型化、嵌入化,而市面上现有的商业处理系统不能很好地契合要求,尤其是现有的商业信号采集板采集路数较少、精度较低,不能满足多波束测深系统几十甚至上百路模拟信号的采集需求。而且,现有的商业信号处理板采用的处理器结构单一,不能很好的适应多波束测深算法中复杂的定浮点混合运算,致使算法运算效率受到了极大地限制。
现有多波束测深系统多数采用信号采集板与信号处理板分置的形式,并且多片处理器布置在一块电路板上的形式,这种电路形式下的处理器不能够进行单独的调试,并且一旦某片处理器出现故障,需要面临信号处理系统的整体调试维修,这也提高了系统维护的难度。随着新型处理器的不断出现,多波束测深声纳的信号采集处理系统也面临着不断升级,这时上述的电路结构的缺点便暴露出来,采用新的处理器将需要重新绘制整块电路板,这也加大了系统升级换代的开发成本,阻碍了多波束测深技术的进一步提高。所以,本发明提出了一种信号采集底板嵌入信号处理板的处理平台工作模式,将两块电路板合成一块电路板,使原本分立的信号采集板与信号处理板有机的嵌入在一起,在节省机箱空间的同时也抑制了因板间信号传输所引入的噪声干扰,为多波束系统的升级、优化就提供了极大地便利。信号采集底板配合信号处理板的处理平台能够将多波束测深系统的信号调理、采集、处理、传输等部分统一结合起来,满足新一代多波束测深声纳的系统需求。
发明内容
本发明的目的是在于提供一种处理能力强大、功能齐全、调试简易的嵌入式定浮点多波束测深声纳信号采集与处理平台。
本发明的目的是这样实现的:
一种嵌入式定浮点多波束测深声纳信号采集与处理平台,由逻辑控制系统10、嵌入式算法处理系统A20、嵌入式算法处理系统B30、阻抗匹配电路40、信号调理与采集电路50、CPCI数据传输电路60、控制参数传输电路70、系统模拟电源80、系统数字电源90组成,换能器接收到的原始回波信号经由CPCI数据传输电路60的自定义接口传输至信号调理与采集电路50,对原始信号进行信号调理,由逻辑控制系统10控制采样时序完成信号的采集过程,采集到的数据传输至逻辑控制系统10进行多波束测深算法的正交变换、数字滤波、波束形成预处理过程,在采样间隔内经阻抗匹配电路40传输至嵌入式算法处理系统A20、嵌入式算法处理系统B30,进行多波束测深算法实时处理,算法参数命令由控制参数传输电路70进行传递,算法处理后的数据回传给逻辑控制系统10,经CPCI数据传输电路60上传至上位机,系统所需电源由系统模拟电源80和系统数字电源90分别供给。
系统模拟电源与系统数字电源独立设计,原始电源均由CPCI数据传输电路通过自定义CPCI接口区供给;系统模拟电源使用低噪声模拟电压芯片,系统数字电源使用专用低压线性稳压器,系统模拟电源与系统数字电源间进行了电源隔离。
逻辑控制系统采用FPGA芯片,控制平台所利用到的数字电路时序;逻辑控制系统将信号调理与采集电路采集到的原始信号进行算法预处理,经阻抗匹配电路对高速数字信号进行阻抗匹配后,在采样间隔内传递至嵌入式算法处理系统A与嵌入式算法处理系统B,进行多波束测深算法实时处理,嵌入式算法处理系统A与嵌入式算法处理系统B自适应定点、浮点运算,配合逻辑控制系统预处理结果在信号采样间隔内完成多波束测深数据的实时解算。
由逻辑控制系统控制信号调理与采集电路对模拟信号进行放大、滤波调理过程,按照带通采样原理并行采集多路多波束声纳回波信号,采集到的原始信号以及经算法处理后的多波束测深数据,经CPCI数据传输电路传输至上位机保存,平台工作的控制参数由上位机通过控制参数传输电路,传输至逻辑控制系统。
嵌入式算法处理系统A和嵌入式算法处理系统B经阻抗匹配电路连接至逻辑控制系统,使用uPP接口配合FPGA内部建立的FIFO缓冲机制。
嵌入式算法处理系统A20和嵌入式算法处理系统B30配合逻辑控制系统10进行外设功能配置,嵌入式算法处理系统A20和嵌入式算法处理系统B30之间可通过uPP接口、EMIF接口或SPI接口进行数据交互,传输方式由逻辑控制系统10按照传输数据量大小进行分配。
本发明的优点是:
1、针对现有多波束测深系统中多片处理器布置在一块电路板上灵活性差、调试困难的不足,设计了能够脱离底板单独供电、运行、调试的嵌入式算法处理系统。提出了一种信号采集底板嵌入信号处理板的处理平台工作模式,将两块电路板合成一块电路板,使原本分立的信号采集板与信号处理板有机的嵌入在一起,在节省机箱空间的同时也抑制了因板间信号传输所引入的噪声干扰,为多波束系统的升级、优化就提供了极大地便利。
2、本设计中采用的嵌入式算法处理系统采用的是一种新型定/浮点处理器,内核耦合了TI公司实现更高系统性能的C64x+内核(定点运算)和精度高、动态范围大的C67x+内核(浮点运算),配合设计中的高速数据存储器mDDR,信号处理能力和数据吞吐率均较现有多波束测深系统有显著增强。设计兼顾定点与浮点运算,能够较好地配合新型多波束测深算法复杂的定点、浮点混合运算的需求,处理灵活性显著增加。使用uPP(通用并行)接口配合FPGA内部建立的FIFO(先入先出)缓冲机制进行高速核间数据传输,确保数据传输连续、稳定。
3、本设计中核心控制系统采用了高端的FPGA器件,不同于现有商业采集板只具有单一的采集控制功能,本平台设计的控制核心除满足逻辑时需控制的要求外,还能够利用IP核进行多波束测深数据的预处理,这也为后续的算法处理系统减轻了压力,为平台整体扩展了较为强大的信号处理能力。
4、此信号处理平台体积小,功耗低,接口形式采用标准的CPCI插槽结构,满足多波束测深声纳系统对信号处理板嵌入水下电子舱的要求。并且可以多块处理板嵌入同一系统中,配合多波束测深算法进行并行式计算,大大的提高了系统的运算能力以及扩展灵活性。结合新型器件的特性,多数信号管脚采用功能复用模式,不需要工作的外设单独采用休眠功能,能够在节省体积的同时进一步降低系统功耗。
附图说明
图1信号采集与处理平台系统结构框图。
图2逻辑控制系统与算法处理系统连接框图。
图3信号调理与采集电路框图。
图4嵌入式算法处理系统接口框图。
图5a逻辑控制系统WMT算法预处理结构图。
图5b逻辑控制系统MSA算法预处理结构图。
图6嵌入式算法处理系统算法流程图。
具体实施方式
下面结合附图对本发明进行详细描述:
本发明涉及一种嵌入式定浮点多波束测深声纳信号采集与处理平台,控制核心采用高速FPGA处理器芯片,完成数字电路的时序控制以及多波束测深声纳信号的缓存,利用IP核实时完成多波束测深数据的正交变换、数字滤波、波束形成等预处理过程,并且与DSP处理器进行高速数据传输。通过信号调理电路完成信号的滤波、放大等处理,使用多片ADC芯片,可并行完成多路回波信号的采集功能。使用定/浮点DSP处理器芯片,自适应定点或浮点运算,特别适合定浮点混合运算的复杂多波束测深算法,能够高效的完成多波束测深数据的解算并将数据回传给FPGA处理器芯片。使用专用PCI芯片,配合自定义CPCI接口,实现了数据的高速上传。采用标准6U规格的CPCI电路板,方便嵌入各类标准型工业控制机箱,灵活性极强。由本发明可实现多波束测深声纳信号的调理、采集、缓存、预处理、传输等功能,实现多波束测深算法的实时解算,最终将采集到的原始数据以及测深结果上传至上位机。
通过信号调理与采集电路(50),将由CPCI(紧密型外部期间互连标准)数据传输电路(60)传递进入处理平台的模拟回波信号进行固定增益放大、可变增益放大、信号滤波处理后,并行转换成数字信号。由逻辑控制系统(10)完成相应数字器件的时序控制功能,同时利用内部IP(知识产权)核完成信号的数字滤波、正交变换、波束形成等算法预处理。逻辑控制系统(10)将预处理后的数据通过阻抗匹配电路(40),分别传递进入嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)完成不同的算法处理,同时嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)之间进行算法结果的交互。最终的计算结果以及上传数据由逻辑控制系统(10)控制CPCI数据传输电路(60)上传至主机。系统的控制参数由控制参数传输电路(70)传递入逻辑控制系统(10),系统电源供应由CPCI数据传输电路(60)接入,数字电源供应由系统数字电源(90)完成,信号调理与采集电路(50)所需的模拟电源由系统模拟电源(80)完成。
本发明还可以包括:
1、逻辑控制系统(10)包括:核心处理器(11)采用Altera公司高端处理器系列StratixII系列FPGA,外部通过IO引脚连接高速存储器1(12)、高速存储器2(13)两片SDRAM,完成数据的无间断乒乓存储。由时钟发生电路(15)完成系统所需的晶振时钟输入,FPGA内部经过锁相环电路的倍频完成系统所需时钟的输出。控制系统由程序存储器(14)完成逻辑代码的固化存储,由调试接口(16)完成系统的实时调试功能。
2、嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)是硬件上相同,而软件功能不同的嵌入式DSP算法处理子卡,以嵌入式算法处理系统A(20)为例,平台中涉及的嵌入式算法处理系统包括:定/浮点DSP处理器(21)采用TI公司最新推出的高速DSP处理器件TMS320C6748,内核耦合了TI公司实现更高系统性能的C64x+内核(定点运算)和精度高、动态范围大的C67x+内核(浮点运算),具有强大的算法处理能力。处理器使用高速mDDR(可移动式双倍率同步)存储器(23)作为数据存储介质,能够满足多波束测深系统数据量大、存数速率高的要求。嵌入式算法处理系统A(20)通过阻抗匹配电路(40)插接在处理底板上协同工作,必要时可以脱离底板单独进行调试。程序存储器采用了体积小、占用管脚数少的SPIFLASH存储器(25),并且扩展出了独立的JTAG调试接口(26),配合电源供应部分(24)能够在脱离底板的情况下独立进行调试。同时预留出了DSP外设接口(22),可以与FPGA之间进行较为灵活的高速通信。通过逻辑控制系统(10)的功能控制,可以完成不同应用下的管脚复用,每管脚最多有5个复用功能,并且可以根据应用需求单独对外设进行休眠设置,进一步减小系统功耗。
结合图1,CPCI数据传输电路(60)通过标准的CPCI插槽,将换能器阵列接收到的多路原始多波束回波信号传递进入信号调理与采集电路(50)。信号调理与采集电路(50)首先完成信号的固定增益放大,之后在逻辑控制系统(10)的时序控制下,按照TVG(时间增益控制)曲线完成信号的时变增益放大。由信号调理与采集电路(50)中的滤波电路完成对信号的带通滤波,将经过调理后的模拟信号传递进入信号采集电路。在逻辑控制系统(10)的时序控制下,按照带通采样定理由多路ADC完成模拟信号的多路并行模数转换,采集到的数字信号传递进入在逻辑控制系统(10)。由逻辑控制系统(10)中完成对数字信号的正交变换、数字滤波以及波束形成算法,通过阻抗匹配电路(40)实时将数据传递分别进入嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30),完成不同的算法处理。经算法处理后的数据在嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)之间进行数据交互,完成数据链式算法处理,之后将处理结果回传给逻辑控制系统(10)。逻辑控制系统(10)控制时序逻辑,通过CPCI数据传输电路(60),利用标准的PCI数据传输协议,将处理结果上传至上位机中进行保存、显示。系统的控制参数由控制参数传输电路(70)传递入逻辑控制系统(10),系统电源供应由CPCI数据传输电路(60)接入,数字电源供应由系统数字电源(90)完成,信号调理与采集电路(50)所需的模拟电源由系统模拟电源(80)完成。
结合图2,逻辑控制系统(10)的核心处理器(11)采用Altera公司高端处理器系列StratixII系列FPGA,外部通过IO引脚连接高速存储器1(12)、高速存储器2(13)两片SDRAM,完成数据的无间断乒乓存储。由时钟发生电路(15)完成系统所需的晶振时钟输入,由FPGA内部经过锁相环电路的倍频完成系统所需时钟的输出。系统由程序存储器(14)完成逻辑代码的固化存储,由调试接口(16)完成系统的实时调试功能。逻辑控制系统(10)能够完成对采集到的多波束回波信号的高速存储过程,同时又可以对信号进行数字滤波处理,弥补信号调理与采集电路(50)只能对信号进行模拟调理的不足。逻辑控制系统(10)利用IP核对多波束回波信号进行一定的预处理,可以实时完成信号的正交变换,将采集到的实信号转变成复数域信号。逻辑控制系统(10)对复数域信号进行高速的FFT(快速傅里叶变换)波束形成,在每个采样间隔内能够实时完成波束形成,之后进行波束抽取,最终按照多波束测深算法要求的波束角度抽取所需波束数据。在逻辑控制系统(10)内部可以搭建软件缓冲区,通过通信交互接口(17)将数据高速传递至嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)。
嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)是硬件上相同,而软件功能不同的DSP算法处理子卡,这也为硬件上的开发调试提供了较大的灵活性。以嵌入式算法处理系统A(20)为例:定/浮点DSP处理器(21)采用的是TI的一种新型内核架构的定/浮点处理器TMS320C6748,该处理器是嵌入式算法处理系统的处理核心,配合本发明中的其余设计,能够具有较强的运算能力。该DSP处理器芯片是一种定/浮点处理器,内核耦合了TI公司实现更高系统性能的C64x+内核(定点运算)和精度高、动态范围大的C67x+内核(浮点运算),配合设计中的高速数据存储器mDDR,信号处理能力和数据吞吐率均较现有多波束测深系统有显著增强。该处理器能够自适应定点与浮点运算,特别适合定浮点混合运算的复杂多波束测深算法,处理速率可达3648/2746MIPS(百万次指令数)/MFLOPS(百万次浮点乘法运算)。配合逻辑控制系统(10)实时传递的多波束测深声纳预处理数据,能够在采样间隔内即完成多子阵相位检测法的算法流程,在采样结束后完成时间加权平均检测算法,最高探测效率可达20Hz。
由电源供应部分(24)完成对算法处理系统的整体供电,包括5V,3.3V,1.8V,1.2V等多种电压供应。该部分采用TI公司的专用多路DC-DC(直流电压转直流电压)、LDO(低压线性稳压器)芯片TPS65000系列,使用一片电源芯片即可完成多种电压的供应过程。可以根据需求,对不需要用到的外部设备进行休眠处理,进一步的降低了系统的功耗。可编程时钟发生电路为定/浮点DSP处理器(21)提供可变的晶振时钟输出,能够灵活的配置系统的工作方式。配合JTAG调试接口(26),能够在脱离底板的情况下单独的进行DSP芯片的仿真、调试。本设计中的外部存储器电路使用高速mDDR存储器(23),通过芯片专用的DDR控制器接口与定/浮点DSP处理器芯片(21)连接,完成数据的高速存储。程序存储器电路采用的是一种SPIFLASH存储器(25),通过SPI数据接口连接至定/浮点DSP处理器芯片(21),该种设计能够极大地节省电路板空间,并且工作更为稳定、高效。同时,嵌入式算法处理系统还扩展出了DSP外设接口(22),能够与外部设备进行高速稳定的数据通信。
逻辑控制系统(10)通过通信交互接口(17)将需要传递的信号传输至阻抗匹配电路(40),经信号驱动器(41)阻抗匹配后,分别将嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)所需的不同数据,通过防反插连接器A(42)和防反插连接器B(43)传递至不同的处理器,信号驱动器(41)所需电源由系统数字电源(90)完成。由嵌入式算法处理系统A(20)完成多波束测深声纳数据的WMT(时间加权平均)能量检测算法,由嵌入式算法处理系统B(30)完成多波束测深声纳数据的MSA(多子阵)相位检测算法。由嵌入式算法处理系统A(20)通过其DSP外设接口(22)将测深结果传递至嵌入式算法处理系统B(30)的DSP外设接口(32),由嵌入式算法处理系统B(30)完成对两种不同算法测深结果的数据拟合、信息融合以及数据筛选,并将结果回传给逻辑控制系统(10)。同时,为了方便进行算法联合调试,将嵌入式算法处理系统A(20)的JTAG调试接口(26)和嵌入式算法处理系统B(30)的JTAG调试接口(36)进行了菊花链连接,能够在单一仿真器的连接下,完成两片DSP核心的联合调试。
结合图3,CPCI数据传输电路(60)将换能器阵列采集到的原始多波束回波信号传递入信号调理与采集电路(50)。CPCI数据传输电路(60)总共具有6个可自由分配的插槽区,本发明中使用到了CPCI插槽J1(62)和CPCI插槽J6(63)。由CPCI插槽J1(62)将采集到的模拟信号传递进入固定增益放大电路(51)。本发明所涉及的多波束换能器阵列对应了多阵元模拟信号输入,固定增益放大电路(51)使用了具有双通道的运算放大器AD8032,完成多路信号的并行固定增益放大,放大倍数为40dB。经过固定增益放大后的信号传递进入程控放大电路(52),由多片可变增益放大器芯片AD8336完成对信号的时间增益控制。之后,信号进入信号滤波电路(53),由AD8032组成的4阶带通滤波器,完成信号的模拟滤波过程。信号进入多通道模数转换电路(54),由逻辑控制系统(10)时序控制AD7657芯片,完成信号的模数转换,每一片芯片具有6通道输入、3通道输出,实现了信号的并行采集、分时输出的功能,转换后的数据进入逻辑控制系统(10)。CPCI插槽J1(62)提供原始电压,经系统模拟电源(80)转换后供给信号调理与采集电路(50)使用,并且模拟与数字电源间进行了电源隔离。经嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)处理的多波束测深结果回传逻辑控制系统(10)后,由其内部SOPC(可编程片上系统)配合IP核,驱动CPCI控制芯片(61)PCI9054,按照PCI标准传输协议,将数据传递至CPCI插槽J6(63),上传至上位主机进行存储、显示。
结合图4,为了保证处理平台内部高速的数据传输与稳定的参数传递,在嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)分别扩展出了所需的数据接口。以嵌入式算法处理系统A(20)为例:在与逻辑控制系统(10)进行数据交互时,扩展了GPIO接口(221),由逻辑控制系统(10)单向触发DSP系统中断,用以传递时间同步信号;扩展了UART接口(224),用以和逻辑控制系统(10)进行控制参数交互,并进行DSP管脚复用、外设休眠等功能参数的传递;扩展了MCBSP(多通道缓冲串口)接口(226),可以模拟ADC采样、SPI接口等时序功能;扩展了Timer(定时器)接口(226),可以向逻辑控制系统(10)产生高精度定时器脉冲输出。TMS320C6748还扩展出了uPP接口(222),用以进行高速的数据传输,接口内部采用单独的二维DMA通道,能够达到1.6Gbit/s的传输带宽。uPP接口(222)是本设计中主要使用的高速度通道,由逻辑控制系统(10)内部SOPC控制时序。传统的EMIF(外部存储器)接口配合DMA的传输方式速度较慢,并且没有缓冲机制,在大数据量、高速传输时不稳定,不能确保数据无间断。本发明中利用逻辑控制系统(10)建立FIFO数据缓冲区,通过uPP接口(222)可以与嵌入式算法处理系统进行高速、无间断的数据传输。同时,嵌入式算法处理系统A(20)与嵌入式算法处理系统B(30)在进行大数据量交互时,也可采用uPP接口(222)的形式。同时也扩展了SPI接口(223),由于uPP接口(222)在进行小数据量传输时,冗余度较大,所以在传输数据量较小时,嵌入式算法处理系统采用SPI接口(223)。嵌入式算法处理系统A(20)的SPI接口(223)作为主设备,嵌入式算法处理系统B(30)的SPI接口(323)作为从设备,将WMT算法结果传递向MSA算法结果。同时,可以也分别通过SPI接口将计算结果回传给逻辑控制系统(10)。
结合图5,为了保证多波束测深系统的高探测效率,逻辑控制系统(10)利用IP核在采样间隔内对多波束测深数据进行一定的预处理。WMT算法预处理具体步骤如图5a所示:
步骤(1):利用带通采样定理完成数据的并行采集过程,利用内部硬件乘法器对信号进行正交变换,得到解析信号,之后完成信号的数字滤波过程;
步骤(2):对WMT算法进行数据预处理,在FPGA内部建立高速FFT浮点IP核,直接进行1024点FFT波束形成;
步骤(3):按照预定角度抽取波束形成结果,处理结果压入FIFO数据缓冲区,通过uPP接口输出给嵌入式算法处理系统A(20)。
WMT算法预处理之后完成MSA算法预处理过程,具体步骤如图5b所示:
步骤(1):利用WMT算法预处理得到的解析信号,对MSA算法进行数据预处理,划分复信号子阵,分别进行子阵波束形成;
步骤(2):相邻子阵进行共轭相乘后,对相位差序列进行平滑;
步骤(3):对全阵进行波束形成求取能量信息,与相位序列结果共同压入FIFO数据缓冲区,通过uPP接口输出给嵌入式算法处理系统B(30)。
结合图6,为了保证多波束测深系统的高探测效率,嵌入式算法处理系统A(20)与嵌入式算法处理系统B(30)利用逻辑控制系统(10)实时传输的预处理数据,完成复杂的多波束测深算法实时解算过程。最终,将嵌入式算法处理系统A(20)与嵌入式算法处理系统B(30)的算法结果进行融合,上传给上位机。算法具体流程如图6所示:
步骤(1):由嵌入式算法处理系统A(20)在采样间隔内完成对波束形成数据的加权处理,并且对处理数据转置存储至mDDR存储器(23);
步骤(2):由嵌入式算法处理系统B(30)在采样间隔内完成对相位序列的DOA解算,进行波束结构体存储,等待由嵌入式算法处理系统A(20)算法交互传输完成;
步骤(3):采样完成后进行WMT算法的TOA估计,嵌入式算法处理系统A(20)通过SPI接口将WMT算法结果传递至嵌入式算法处理系统B(30);
步骤(4):核间通信完成后,嵌入式算法处理系统B(30)利用WMT算法检测结果对波束结构体数据进行筛选,之后进行波束内深度值拟合。
步骤(5):按照预定波束角分界融合WMT与MSA处理结果,进行测深参数修正,最终将测深结果回传给FPGA。

Claims (6)

1.一种嵌入式定浮点多波束测深声纳信号采集与处理平台,由逻辑控制系统(10)、嵌入式算法处理系统A(20)、嵌入式算法处理系统B(30)、阻抗匹配电路(40)、信号调理与采集电路(50)、CPCI数据传输电路(60)、控制参数传输电路(70)、系统模拟电源(80)、系统数字电源(90)组成,换能器接收到的原始回波信号经由CPCI数据传输电路(60)的自定义接口传输至信号调理与采集电路(50),对原始信号进行信号调理,由逻辑控制系统(10)控制采样时序完成信号的采集过程,采集到的数据传输至逻辑控制系统(10)进行多波束测深算法的正交变换、数字滤波、波束形成预处理过程,在采样间隔内经阻抗匹配电路(40)传输至嵌入式算法处理系统A(20)、嵌入式算法处理系统B(30),进行多波束测深算法实时处理,算法参数命令由控制参数传输电路(70)进行传递,算法处理后的数据回传给逻辑控制系统(10),经CPCI数据传输电路(60)上传至上位机,系统所需电源由系统模拟电源(80)和系统数字电源(90)分别供给。
2.根据权利要求1所述的一种嵌入式定浮点多波束测深声纳信号采集与处理平台,其特征是:系统模拟电源与系统数字电源独立设计,原始电源均由CPCI数据传输电路通过自定义CPCI接口区供给;系统模拟电源使用低噪声模拟电压芯片,系统数字电源使用专用低压线性稳压器,系统模拟电源与系统数字电源间进行了电源隔离。
3.根据权利要求1所述的一种嵌入式定浮点多波束测深声纳信号采集与处理平台,其特征是:逻辑控制系统采用FPGA芯片,控制平台所利用到的数字电路时序;逻辑控制系统将信号调理与采集电路采集到的原始信号进行算法预处理,经阻抗匹配电路对高速数字信号进行阻抗匹配后,在采样间隔内传递至嵌入式算法处理系统A与嵌入式算法处理系统B,进行多波束测深算法实时处理,嵌入式算法处理系统A与嵌入式算法处理系统B自适应定点、浮点运算,配合逻辑控制系统预处理结果在信号采样间隔内完成多波束测深数据的实时解算。
4.根据权利要求1所述的一种嵌入式定浮点多波束测深声纳信号采集与处理平台,其特征是:由逻辑控制系统控制信号调理与采集电路对模拟信号进行放大、滤波调理过程,按照带通采样原理并行采集多路多波束声纳回波信号,采集到的原始信号以及经算法处理后的多波束测深数据,经CPCI数据传输电路传输至上位机保存,平台工作的控制参数由上位机通过控制参数传输电路,传输至逻辑控制系统。
5.根据权利要求1所述的一种嵌入式定浮点多波束测深声纳信号采集与处理平台,其特征是:嵌入式算法处理系统A和嵌入式算法处理系统B经阻抗匹配电路连接至逻辑控制系统,使用uPP接口配合FPGA内部建立的FIFO缓冲机制。
6.根据权利要求1所述的一种嵌入式定浮点多波束测深声纳信号采集与处理平台,其特征是:嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)配合逻辑控制系统(10)进行外设功能配置,嵌入式算法处理系统A(20)和嵌入式算法处理系统B(30)之间可通过uPP接口、EMIF接口或SPI接口进行数据交互,传输方式由逻辑控制系统(10)按照传输数据量大小进行分配。
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