CN103869292A - 基于嵌入式gpu的通用雷达成像处理系统 - Google Patents

Abstract

本发明提出一种基于嵌入式GPU的通用雷达成像处理系统，包括：雷达前端、信号采集和预处理模块、信号处理模块和接收主机，其中，雷达前端用于发射电磁波和接收目标反射回波；信号采集和预处理模块用于对目标反射回波进行采样和预处理，并与雷达前端进行指令和参数的交换；信号处理模块用于对信号采集和预处理模块传输的数据进行计算和处理，以获得成像结果数据，并将成像结果数据通过PCI-E总线发送至接收主机；接收主机接收成像结果数据，并对成像结果数据进行绘图，并实时显示得到的图像。本发明实施例的系统具有高速度、高效率的优点，且能够满足大数据量处理的要求，另外，该系统还具有体积小、成本低、功耗小和复杂度低的优点。

Description

基于嵌入式GPU的通用雷达成像处理系统

技术领域

本发明涉及雷达信号处理技术领域，特别涉及一种基于嵌入式GPU的通用雷达成像处理系统。

背景技术

雷达成像技术是雷达发展历程中的里程碑，通过雷达成像技术，雷达不仅能获得目标的位置和运动参数，同时能够获得目标的图像，这在现代军事技术的发展中具有极其重要的意义。鉴于此，雷达成像技术得到了广泛的重视和极大的发展。

目前的雷达成像处理系统的工作流程是：雷达前端接收目标反射回波并传送至信号采集模块，由高速模数转换器ADC将高速模拟信号转换为较低速的并行数字信号，经过必要的预处理之后，由计算单元对并行数据进行一系列运算和处理，输出目标的图像参数并在屏幕上显示。在整个流程中，计算单元的性能对系统能够获取到的的目标场景图像的质量起着很重要的作用。然而，随着对雷达成像的图像精度和实时性要求越来越高，雷达成像系统中计算单元性能的提升也面临着巨大的挑战。雷达成像处理系统中使用的计算单元传统上有FPGA、DSP、CPU等器件，FPGA具有强大的时序控制能力，但在数字信号处理和算法方面则不具备优势；DSP专门用于算法和数字信号处理，但面对着越来越高的计算性能要求也逐渐显得力不从心；CPU作为通用数据处理器，其优点在于处理数值计算，但在雷达成像处理系统中速度无法满足实时处理的要求。

GPU是近年来新兴的一种处理核心技术，具有超多线程和强大的并行计算能力，相当于专用于图像处理的CPU，在浮点运算、并行运算等部分计算方面，GPU可以提供数十倍乃至于上百倍于CPU的性能，GPU在图像处理领域得到了越来越多的关注。目前已经有人使用GPU作为雷达成像处理系统中的计算单元，在实际应用中也显示出了相比FPGA等传统计算单元的巨大优势。但是当前在雷达成像处理系统中对GPU的开发使用方式主要是“服务器+高端显卡”，由服务器机箱为GPU提供运行和开发环境，同时还需要有机箱来放置采集模块、预处理模块等其他板卡和设备，因此，整个系统会存在以下一系列弊端：

1)占用空间大：由于服务器机箱体积和重量大，而雷达成像系统中对体积和重量要求相对比较严格，“服务器机箱+高端显卡”这种开发方式占用宝贵的空间，使用严重受限。

2)可靠性较差：“服务器机箱+高端显卡”的开发方式中，高端显卡放置在服务器机箱的插槽中，抗震性差，而雷达成像系统对可靠性要求很高，“服务器机箱+高端显卡”的开发方式可靠性无法满足雷达成像系统的要求。

3)灵活性差：“服务器机箱+高端显卡”的开发方式中，GPU与外界的数据交换只能通过计算机进行，无法根据实际应用开发可定制的用户接口，与其他设备之间的互联方式受限，使用方式固定而不灵活。

发明内容

本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。为此，本发明的目的在于提出一种基于嵌入式GPU的通用雷达成像处理系统，该系统具有高速度、高效率的优点，能够满足大数据量处理的要求，另外，该系统还具有体积小、成本低、功耗小和复杂度低的优点。

为了实现上述目的，本发明的实施例提出了一种基于嵌入式GPU的通用雷达成像处理系统，包括：雷达前端、信号采集和预处理模块、信号处理模块和接收主机，其中，所述雷达前端用于发射电磁波和接收目标反射回波，并将所述目标反射回波发送至所述信号采集和预处理模块；所述信号采集和预处理模块用于对所述目标反射回波进行采样和预处理，并与所述雷达前端进行指令和参数的交换；所述信号处理模块与所述信号采集和预处理模块相连，用于对所述信号采集和预处理模块传输的数据进行计算和处理，以获得成像结果数据，并将所述成像结果数据通过PCI-E总线发送至所述接收主机；以及所述接收主机接收所述成像结果数据，并对所述成像结果数据进行绘图，并实时显示得到的图像。

另外，根据本发明上述实施例的基于嵌入式GPU的通用雷达成像处理系统还可以具有如下附加的技术特征：

在一些示例中，所述信号采集与预处理模块包括：AD采集子模块、指令通信子模块和FPGA预处理子模块，其中，所述AD采集子模块用于对所述雷达前端发送的目标反射回波模拟信号进行采集，并将所述目标反射回波模拟信号转换为并行数字信号，并将所述并行数字信号发送至所述FPGA预处理子模块；所述指令通信子模块通过高速接插件与所述雷达前端相连，以实现所述雷达前端和所述FPGA预处理子模块之间的指令和参数交换；所述FPGA预处理子模块用于接收所述并行数字信号，并通过所述指令通信子模块与所述雷达前端进行指令参数交换，以及对所述并行数字信号进行预处理，并将处理后的数据按照PCI-E协议组包通过PCI-E总线发送至所述信号处理模块。

在一些示例中，所述信号处理模块包括：控制子模块、接口子模块和计算子模块，其中，所述控制子模块通过所述接口子模块与所述计算子模块相连，用于为所述计算子模块提供控制和开发环境；所述接口子模块用于对所述PCI-E总线进行扩展，且所述接口子模块分别与所述FPGA预处理子模块、所述控制子模块、所述计算子模块和所述接收主机相连，以实现所述FPGA预处理子模块、所述控制子模块、所述计算子模块和所述接收主机之间的数据交换和调度；所述计算子模块通过所述PCI总线接收所述FPGA预处理子模块发送的预处理后的数据，并对所述预处理后的数据进行计算以得到成像结果数据，并通过所述PCI-E总线将所述成像结果数据发送至所述接收主机。

在一些示例中，所述信号处理模块通过PCI-E总线与所述信号采集和预处理模块相连，以实现相互之间的数据传输及交换。

在一些示例中，所述信号处理模块通过PCI-E总线与所述接收主机相连，以实现相互之间的数据传输及交换。

在一些示例中，所述控制模块为ZYNQ。

在一些示例中，所述计算子模块为图形处理器。

在一些示例中，所述接口子模块为PCI-E Switch。

综上所述，根据本发明实施例的基于嵌入式GPU的通用雷达成像处理系统，其信号采集和预处理模块使用FPGA作为核心，充分利用了FPGA强大的时序控制能力和并行运算能力，从而使该系统具有高速度和高效率的优点。另外，信号处理模块采用嵌入式GPU作为计算核心，采用基于ARM内核的ZYNQ为GPU提供开发环境，充分利用GPU强大的图像处理能力的同时，也避免使用体积和重量大的服务器机箱，该系统将嵌入式GPU板卡与其他信号处理板卡放置在同一机箱中，减少了系统的体积、重量、成本和复杂度，另外，该系统还能够利用ZYNQ中丰富的可编程逻辑和接口实现系统的其他拓展功能；进一步地，该系统在实际应用中，当单片GPU的运算能力无法满足实时成像的要求时，可在信号处理模块增加GPU芯片的个数，以乒乓操作的方式完成雷达成像数据的流水线处理，因此，该系统还具有良好的可扩展性。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明一个实施例的基于嵌入式GPU的通用雷达成像处理系统的结构框图；以及

图2为根据本发明一个实施例的基于嵌入式GPU的通用雷达成像处理系统的信号处理模块的结构框图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

以下结合附图描述根据本发明实施例的基于嵌入式GPU的通用雷达成像处理系统。

图1为根据本发明一个实施例的基于嵌入式GPU的通用雷达成像处理系统的结构框图。如图1所示，根据本发明一个实施例的基于嵌入式GPU的通用雷达成像处理系统100，包括：雷达前端110、信号采集和云处理模块120、信号处理模块130和接收主机140。

具体而言，雷达前端120用于发射电磁波和接收目标反射回波，并将目标反射回波发送至信号采集和预处理模块120。换言之，即雷达前端120向外界发送电磁波，当该电磁波接触到目标物体后，会反射回目标反射回波，雷达前端120接收该目标反射回波，经将其发送至信号采集和预处理模块120。

信号采集和预处理模块120用于对上述的目标反射回波进行采样和预处理，并与雷达前端110进行指令和参数的交换。

进一步地，如图1所示，在本发明的一个实施例中，信号采集和预处理模块120包括：AD采集子模块121、指令通信子模块122和FPGA预处理子模块123。

其中，AD采集子模块121用于对雷达前端110发送的目标反射回波模拟信号进行采集，并将该目标反射回波模拟信号转换为并行数字信号，并将并行数字信号发送至FPGA预处理子模块123。在一个具体示例中，AD采集子模块121可采用TI公司的ADC083000芯片，该芯片最高采样速率达3.0GHz，采样位数为8位，与雷达前端110相连，将目标反射回波模拟信号转换为并行数字信号，并发送给FPGA预处理子模块123进行处理。

指令通信子模块122通过高速接插件与雷达前端110相连，以实现雷达前端110和FPGA预处理子模块123之间的指令和参数交换。

FPGA预处理子模块123用于接收上述的并行数字信号，并通过指令通信子模块122与雷达前端110进行指令参数交换，以及对并行数字信号进行预处理，并将处理后的数据按照PCI-E协议组包通过PCI-E总线发送至信号处理模块130。在一个具体示例中，FPGA预处理子模块123可采用xilinx公司virtex-6系列的XC6VSX315T芯片，该芯片拥有49200个slices（片）、1344个DSP48E1Slices、1408个18Kb Block RAM和20个用户IO，另外，该芯片内置两个PCI-E核，并拥有24个高速GTX可用于高速串行通信接口开发。具体而言，FPGA预处理子模块123可实现对AD采集子模块121的配置，并对AD采集子模块121所采集到的数据进行串并转换和必要的预处理操作，并通过PCI-E总线发送至信号处理模块130。

信号处理模块130与信号采集和预处理模块120相连，用于对信号采集和预处理模块120传输的数据进行计算和处理，以获得成像结果数据，并将该成像结果数据通过PCI-E总线发送至接收主机140。其中，在一个具体示例中，信号处理模块130与信号采集通过PCI-E总线与信号采集和预处理模块120相连，以实现相互之间的数据传输及交换。

进一步地，结合图1和图2所示，在本发明的一个实施例中，信号处理模块130包括：控制子模块131、接口子模块132和计算子模块133。

其中，控制子模块131通过接口子模块132与计算子模块133相连，用于为计算子模块133提供控制和开发环境。在本发明的一个实施例中，控制子模块131例如可以为ZYNQ。作为一个具体示例，结合图2所示，控制核心ZYNQ（即控制子模块131）可采用xilinx公司的ZYNQ-7000All Programmable SOC，芯片型号为Z-7045。ZYNQ可以分为处理器部分PS(Processing System)和可编程逻辑部分PL(Programmable Logic)，PS内置一个双核的ARMCortex-A9处理器，最高主频1GHz，32KB的指令缓存以及32KB的数据缓存，512KB的二级缓存，支持DDR3、DDR2等外部存储以及QSPI、NAND、NOR等外部静态存储，包含UART、CAN、I2C、SPI等丰富的外设接口。PL(Programmable Logic)部分为Kintex-7FPGA，包含丰富的可编程逻辑资源和包括PCIe、AURORA、LINK等在内的各种IP核。在本发明的具体实施例中，通过在PS上运行Linux系统，为计算子模块133（GPU）提供控制和开发环境，通过接口子模块132（PCI-E Switch）实现与计算子模块133（GPU）的数据交换，通过外挂的DDR3SDRAM、QSPI、NVRAM、NAND等存储器，实现对PS、PL、GPU的配置、加载和控制。另外，在本发明的另一个实施例中，可充分利用PL部分丰富的可编程逻辑和高速接口，保留了AORORA、LINK以及通过PCIe-PCI桥实现的PCI等高速接口，为可能的系统功能扩展备用，从而增强系统的可扩展性。

接口子模块132用于对PCI-E总线进行扩展，且接口子模块132分别与FPGA预处理子模块123、控制子模块131、计算子模块133和接收主机140相连，以实现FPGA预处理子模块123、控制子模块131、计算子模块133和接收主机140之间的数据交换和调度。在本发明的一个实施例中，接口子模块132例如可以为PCI-E Switch。作为一个具体的示例，结合图2所示，PCI-E Switch例如可采用IDT的89HPES64H16AG2，其主要特点为64lane、16port，端口配置功能灵活，最多可配置为8路x8的PCIe，兼容PCIe Gen2和Gen1，高达512Gbps的交换带宽，支持最大128B到2KB的payload size。另外，本发明的具体实施例中，FPGA预处理子模块123、控制核心ZYNQ（控制子模块131）、计算核心GPU（计算子模块133）和接收主机140都通过PCI-E总线连接至PCI-E Switch并通过PCI-E Switch实现相互之间的数据交换。

计算子模块133通过PCI总线接收FPGA预处理子模块123发送的预处理后的数据，并对预处理后的数据进行计算以得到成像结果数据，并通过PCI-E总线将成像结果数据发送至接收主机140。在本发明的一个实施例中，计算子模块133例如可以为图形处理器GPU。作为一个具体的示例，结合图2所示，GPU例如可采用NVDIA新一代的Fermi架构的GPU芯片，其具有240个核心、2Gbyte GDDR5存储、256bit位宽的存储总线和80Gbyte/s的存储带宽，并且具有x16的PCIe2.0接口。在本发明的实施例中，GPU通过PCI-E总线连接至PCI-E Switch并通过PCI-E Switch实现与控制核心ZYNQ（控制子模块131）和接收主机140之间的数据交换。

接收主机140接收成像结果数据，并对该成像结果数据进行绘图，并实时显示得到的图像。且在本发明的一个实施例中，接收主机140与信号处理模块130通过PCI-E相连，以实现相互之间的数据传输及交换。具体而言，接收主机140通过PCI总线连接至PCI-E Switch（接口子模块132），并通过PCI-E Switch接收来自信号处理模块130的成像结果数据，进一步通过其界面显示程序解析接收到的成像结果数据并进行绘图，以得到目标图像，并实时显示得到的目标图像。

综上所述，本发明实施例的基于嵌入式GPU的通用雷达成像处理系统的基本工作流程主要如下所述：

雷达前端110获取目标反射回波模拟信号，AD采集子模块121对雷达前端110传来的目标反射回波模拟信号进行采样，转换为并行数字信号后发送给FPGA预处理子模块123，FPGA预处理子模块123对AD采集子模块121传来的回波数据进行串并转换和预处理，然后通过PCI-E总线发送至信号处理模块130，信号处理单模块130将预处理之后的回波数据传递给计算核心GPU（即计算子模块133），计算核心GPU进行计算获取成像结果数据并通过PCI-E总线发送至接收主机140，接收主机140解析收到的成像结果数据并进行绘图，并在显示器上实时显示图像。

根据本发明实施例的基于嵌入式GPU的通用雷达成像处理系统，其信号采集和预处理模块使用FPGA作为核心，充分利用了FPGA强大的时序控制能力和并行运算能力，从而使该系统具有高速度和高效率的优点。另外，信号处理模块采用嵌入式GPU作为计算核心，采用基于ARM内核的ZYNQ为GPU提供开发环境，充分利用GPU强大的图像处理能力的同时，也避免使用体积和重量大的服务器机箱，该系统将嵌入式GPU板卡与其他信号处理板卡放置在同一机箱中，减少了系统的体积、重量、成本和复杂度，另外，该系统还能够利用ZYNQ中丰富的可编程逻辑和接口实现系统的其他拓展功能；进一步地，该系统在实际应用中，当单片GPU的运算能力无法满足实时成像的要求时，可在信号处理模块增加GPU芯片的个数，以乒乓操作的方式完成雷达成像数据的流水线处理，因此，该系统还具有良好的可扩展性。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种基于嵌入式GPU的通用雷达成像处理系统，其特征在于，包括：雷达前端、信号采集和预处理模块、信号处理模块和接收主机，其中，

所述雷达前端用于发射电磁波和接收目标反射回波，并将所述目标反射回波发送至所述信号采集和预处理模块；

所述信号采集和预处理模块用于对所述目标反射回波进行采样和预处理，并与所述雷达前端进行指令和参数的交换；

所述信号处理模块与所述信号采集和预处理模块相连，用于对所述信号采集和预处理模块传输的数据进行计算和处理，以获得成像结果数据，并将所述成像结果数据通过PCI-E总线发送至所述接收主机；以及

所述接收主机用于接收所述成像结果数据，并对所述成像结果数据进行绘图，并实时显示得到的图像。

2.根据权利要求1所述的系统，其特征在于，所述信号采集与预处理模块包括：AD采集子模块、指令通信子模块和FPGA预处理子模块，其中，

所述AD采集子模块用于对所述雷达前端发送的目标反射回波模拟信号进行采集，并将所述目标反射回波模拟信号转换为并行数字信号，并将所述并行数字信号发送至所述FPGA预处理子模块；

所述指令通信子模块通过高速接插件与所述雷达前端相连，以实现所述雷达前端和所述FPGA预处理子模块之间的指令和参数交换；

所述FPGA预处理子模块用于接收所述并行数字信号，并通过所述指令通信子模块与所述雷达前端进行指令参数交换，以及对所述并行数字信号进行预处理，并将处理后的数据按照PCI-E协议组包通过PCI-E总线发送至所述信号处理模块。

3.根据权利要求1所述的系统，其特征在于，所述信号处理模块包括：控制子模块、接口子模块和计算子模块，其中，

所述控制子模块通过所述接口子模块与所述计算子模块相连，用于为所述计算子模块提供控制和开发环境；

所述接口子模块用于对所述PCI-E总线进行扩展，且所述接口子模块分别与所述FPGA预处理子模块、所述控制子模块、所述计算子模块和所述接收主机相连，以实现所述FPGA预处理子模块、所述控制子模块、所述计算子模块和所述接收主机之间的数据交换和调度；

所述计算子模块通过所述PCI总线接收所述FPGA预处理子模块发送的预处理后的数据，并对所述预处理后的数据进行计算以得到成像结果数据，并通过所述PCI-E总线将所述成像结果数据发送至所述接收主机。

4.根据权利要求1所述的系统，其特征在于，所述信号处理模块通过PCI-E总线与所述信号采集和预处理模块相连，以实现相互之间的数据传输及交换。

5.根据权利要求1所述的系统，其特征在于，所述信号处理模块通过PCI-E总线与所述接收主机相连，以实现相互之间的数据传输及交换。

6.根据权利要求3所述的系统，其特征在于，所述控制子模块为ZYNQ。

7.根据权利要求3所述的系统，其特征在于，所述计算子模块为图形处理器。

8.根据权利要求3所述的系统，其特征在于，所述接口子模块为PCI-E Switch。

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