CN105048982A - 射频信号收发机芯片中的可变增益放大器 - Google Patents

Abstract

本发明提供的可变增益放大器能够应用于大动态范围输入信号的接收机和实现非常精确的增益步长控制，并且其受温度的影响较小。该射频信号收发机芯片中的可变增益放大器包括至少一个低三位二进制可变增益放大单元，至少一个高两位二进制可变增益放大单元，用于向低三位二进制可变增益放大单元、高两位二进制可变增益放大单元提供使能信号和相同尾电流的偏置电路；正交两路信号依次经低三位二进制可变增益放大单元和高两位二进制可变增益放大单元进行可变增益放大后输出；或正交两路信号依次经高两位二进制可变增益放大单元和低三位二进制可变增益放大单元进行可变增益放大后输出。

Description

射频信号收发机芯片中的可变增益放大器

技术领域

本发明涉及一种用于射频信号收发芯片中的可变增益放大器，特别适用于GPS和北斗宽带射频接收机中应用的单片集成射频芯片。

背景技术

随着射频接收机接收的信号传输条件的不同，天线接收到的有效信号的功率会在一个很大的范围内变化，同时天线接收到的干扰的功率也有可能变化。

为了最终能够解调天线接收到的信号，需要可变增益放大器电路将天线接收到的不同功率的所需信号放大到基带模数转换器量化所需的最优功率。这样可以最大程度的降低基带模数转化器引入的量化噪声，从而为解调器提供最优的信噪比，以达到最低的误码率。

高性能的可变增益放大器电路对实现高性能的射频接收机非常重要：大动态范围的可变增益放大器电路能够提高射频接收机的输入信号动态范围；低功耗的可变增益放大器电路能够降低射频接收机的总功耗；快速锁定的可变增益放大器电路能够帮助射频接收机快速地切换频道和适应变化的环境。

现有可变增益放大器控制精度较低，难以将天线接收到的不同功率信号放大到量化和解调所需的功率，且在接收过程中易受温度影响，因此亟需提供一种能够实现精确控制且适应各种环境的可变增益放大器。

发明内容

本发明的目的是主要是解决将天线接收到的不同功率信号放大到量化和解调所需功率的问题。本发明的可变增益放大器能够应用于大动态范围输入信号的接收机和实现非常精确的增益步长控制，并且其受温度的影响较小。

本发明的具体技术解决方案如下：

该射频信号收发机芯片中的可变增益放大器包括至少一个低三位二进制可变增益放大单元，至少一个高两位二进制可变增益放大单元，用于向低三位二进制可变增益放大单元、高两位二进制可变增益放大单元提供使能信号和相同尾电流的偏置电路；正交两路信号依次经低三位二进制可变增益放大单元和高两位二进制可变增益放大单元进行可变增益放大后输出；或正交两路信号依次经高两位二进制可变增益放大单元和低三位二进制可变增益放大单元进行可变增益放大后输出。

若所述可变增益放大单元为两个及两个以上时，低三位二进制的多个可变增益放大单元之间级联，高两位二进制的多个可变增益放大单元之间级联。

上述低三位二进制可变增益放大单元和高两位二进制可变增益放大单元均为采用电阻负载作为跨阻放大器的可变增益放大器。

上述偏置电路包括与门AND2X2、NMOS管(M3、M17)、两个反相器INVX2，使能信号EN和模式选择信号MODE先通过与门AND2X2产生信号ENN，信号ENN接到NMOS管M17的栅极，使能信号EN和模式选择信号MODE再通过反相器INVX2产生信号ENB,信号ENB接到NMOS管M3的栅极；在使能信号EN和模式选择信号MODE都开启的作用下，且信号EN、信号MODE、信号ENN均为高电平时，输入信号IB25首先送入IB，输入的数字控制信号BI<2:0>先通过两个反相器INVX2，进而与输入IB25信号一起控制偏置电路的输出信号IB2，IB1，IB0。

上述高两位二进制可变增益放大单元包括反相器INVX2、NMOS管(M0、M4、M21、M74)、PMOS管(M13、M17、M80、M81)和电阻阵列模块RES2；使能信号EN经过反相器INVX2产生信号BENB，信号BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到高两位二进制可变增益放大单元中；BENB再经过一个反相器产生信号BEN，信号BEN接到NMOS管M4的栅极；输入数字控制信号B<4>，B<3>在送到VGA2的电阻阵列RES2的输入信号端口B<4>和B<3>中的同事，输入数字控制信号B<4>，B<3>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M81的栅极，信号S2送到PMOS管M13和M80的栅极；高两位二进制可变增益放大单元中包含一个电阻阵列模块RES2，电阻阵列模块RES2的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M74的漏极上，通过调节RES2输入信号B<4>和B<3>来控制RES2的阻值大小，进而控制高两位二进制可变增益放大单元的增益大小。

上述电阻阵列模块RES2的输入数字控制信号B<4>，B<3>先通过一个2线-4线编码器，产生4种状态的编码控制信号S1，S2，S3，S4，通过编码控制信号S1，S2，S3，S4的开断来控制输入端A和输出端B之间的电阻值大小。

上述低三位二进制可变增益放大单元包括反相器INVX2、NMOS管(M0、M4)、PMOS管(M13、M17、M21、M26、M43、M44)与非门NAND2X1、或非门NOR2X1、电阻阵列模块RES1；使能信号EN经过反相器INVX2产生信号BENB，信号BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到低三位二进制可变增益放大单元中；信号BENB再经过反相器产生信号BEN，信号BEN接到NMOS管M4的栅极；输入数字控制信号B<2>，B<1>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M44的栅极，信号S2送到PMOS管M13和M43的栅极；所述电阻阵列模块RES1的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M26的漏极上，通过调节RES1输入数字控制信号B<2>，B<1>，B<0>就能控制RES1的阻值大小，进而控制低三位二进制可变增益放大单元的增益大小。

上述电阻阵列模块RES1的输入数字控制信号B<2>，B<1>，B<0>先通过一个3线-8线编码器，产生8种状态的编码控制信号S1，S2，S3，S4，S5，S6，S7，S8，通过编码控制信号S1，S2，S3，S4，S5，S6，S7，S8的开断控制输入端A和输出端B之间的电阻值大小。

本发明的优点在于：

本发明采用了由五位二进制数字信号控制的三级可变增益放大器(两个可变增益放大器2和一个可变增益放大器1)，每级都采用电阻负载作为跨阻放大器的可变增益放大器。本发明的有益效果是能够接收大动态范围的输入信号、实现了非常精确的增益步长控制和增益的控制受温度的影响较小，结构简单、易于实现的特点，具有很好的社会和经济效益，适合大规模推广应用。

附图说明

图1为可变增益放大器的整体结构图；

图2为图1中偏置电路原理图；

图3为图1中数字控制信号的产生模块；

图4为图1中可变增益放大器2原理图；

图5为图4中数字控制信号的产生模块；

图6为图4中部分模块；

图7为图4中部分模块；

图8为图4中部分模块；

图9为图4中电阻阵列RES2及其逻辑原理图；

图10为图9中的数字模块(2-4编码器)；

图11为图9中的电阻阵列；

图12为图1中可变增益放大器1原理图；

图13为图12中数字控制信号的产生模块；

图14为图12中部分模块；

图15为图12中部分模块；

图16为图12中部分模块；

图17为图12中电阻阵列RES1及其逻辑原理图；

图18为图17中数字模块(3-8编码器)；

图19为图17中电阻阵列；

具体实施方式

本发明提供的射频信号收发机芯片中的可变增益放大器具体原理是：

包括一可变增益放大器1，采用低三位二进制数字信号控制其增益，根据三位数字信号的赋值，可变增益放大器1的增益可随之变化。

包括一可变增益放大器2，采用高两位二进制数字信号控制其增益，根据两位数字信号的赋值，可变增益放大器2的增益可随之变化。在这里采用了两个可变增益放大器2级联的形式，并且它们都用高两位二进制数字信号控制其增益。

还包括一偏置电路，偏置电路为可变增益放大器1和两个可变增益放大器2提供相同的尾电流，并且为它们提供使能信号。偏置电路是可变的尾电流源，采用三位二进制数字信号进行控制。

经混频器输出的正交两路信号进入第一个可变增益放大器2，根据高两位数字控制信号B4、B3的值对其进行相应的增益控制；第一个可变增益放大器2的两路差分输出信号进入第二个可变增益放大器2，根据高两位数字控制信号B<4>、B<3>的值对其进行相应的增益控制；第二个可变增益放大器2的两路差分输出信号进入可变增益放大器1，可变增益放大器1根据低三位数字控制信号B<2>、B<1>、B<0>的值对这两路信号进行相应的增益控制；最后，可变增益放大器2的两路差分输出信号送给模数转换器进行处理。同时，偏置电路在三位二进制数字信号BI<2:0>的控制下为两个可变增益放大器2和一个可变增益放大器1提供使能信号和相同的偏置电流。

下面结合附图对本发明的内容作进一步说明：

参照图1所示，可变增益放大器由两个可变增益放大器2(VGA2)、一个可变增益放大器1(VGA1)和一个偏置电路(VGA_Bias)组成。

经混频器输出的正交两路信号VIN,VIP送入第一个VGA2，VGA2在控制信号B<4>,B<3>的控制下对输入信号进行可变增益放大；第一个VGA2的输出信号VON,VOP送入第二个VGA2输入端VIN和VIP，之后第二个VGA2在控制信号B<4>,B<3>的控制下对输入信号进行可变增益放大；第二个VGA2的输出信号VON,VOP送入VGA1的输入端VIN和VIP，之后,VGA1在控制信号B<2>,B<1>,B<0>的控制下对输入信号进行可变增益放大，并把输出信号VON,VOP送到给模数转换器中进行处理。在整个信号的处理过程中，偏置电路VGA_Bias在输入信号IB25，使能信号EN,模式选择信号MODE和三位数字控制信号BI<2:0>的作用下给VGA1和VGA2提供相应的偏置电流和使能信号，VGA_Bias的输出信号ENN送到VGA1和VGA2的使能端EN,输出信号IB0送到第一个VGA2的IB25端口，输出信号IB1送到第二个VGA2的IB25端口，输出信号IB2送到VGA1的IB25端口。

本发明的核心在于采用五位数字控制信号，能够将天线接收到的不同功率信号放大到量化和解调所需功率供模数转换器处理，并且具有能够应用于大动态范围输入信号的接收机、实现非常精确的增益步长控制和受温度的影响较小的特点。

图2所示为偏置电路原理图。使能信号EN和模式选择信号MODE先通过一个与门AND2X2产生信号ENN,ENN接到NMOS管M17的栅极；再通过一个反相器INVX2产生信号ENB,ENB接到NMOS管M3的栅极；在使能信号EN和模式选择信号MODE都开启的作用下(这里当且仅当EN和MODE都为高电平时，ENN为高电平)，输入信号IB25首先送入IB，输入的数字控制信号BI<2:0>先通过两个反相器INVX2，进而与输入IB25信号一起控制偏置电路的输出信号IB2，IB1，IB0。偏置电路为可变增益放大器的其他模块提供相同的偏置电流和使能信号。

偏置电路具体可以采用以下结构方式：偏置电路VGA_Bias模块包括类型为pmos2v的晶体管M1，M8，M11，M12，M13，M14，M18，类型为nmos2v的晶体管M0，M2，M3，M4，M5，M6，M7，M9，M15，M16，M17，以及一个二输入的与门(AND2X2)和七个相同的反相器(INVX2)。

二输入的与门AND2X2内部包括三个类型为pmos2v的晶体管1,2,3和类型为noms2v的晶体管0,4,5共六个晶体管，晶体管3和晶体管5栅极连接在一起作为输入端A,并把集体管3和晶体管2的源极接在晶体管5的漏极上，晶体管5的源极接在晶体管4的漏极上，把晶体管0和晶体管1的栅极一起接到晶体管2的源极上，并把晶体管1的源极和晶体管0的漏极接在一起作为输出端口Y，晶体管2和晶体管4栅极连接在一起作为输入端B，晶体管1,2,3的漏极都接在VDD上，晶体管0,4,5的源极均4接在VSS上。

反相器INVX2内部包括二个类型为pmos2v的晶体管1__1,1__2和一个类型为nmos2v的晶体管0共三个晶体管，晶体管1__1,1__2的栅极和晶体管0的栅极接在一起作为输入端A，它们的源极和晶体管0的漏极接在一起作为输出端口Y，它们的漏极接在一起并跟电源VDD接在一起，晶体管0的源极和VSS接在一起。

输入信号MODE和输入使能信号EN分别送到二输入与门的输入端口A和B，产生输出信号ENN，信号ENN再送到一个反相器的输入端口A，经过反相器产生输出信号ENB。

输入的三位数字控制信号BI<2：0>分别通过两个反相器，产生三位输出数字信号BNN<2:0>。

输入信号IB送到晶体管M17的漏极，M17的栅极接到ENN，其源极与晶体管M0的漏极和栅极，晶体管M2，M5，M6,M7的栅极，晶体管M3的漏极，晶体管M4的栅极接在一起，晶体管M3的栅极接到ENB，晶体管M0，M2，M3，M5，M6，M7的栅极，晶体管M4的源极和漏极以及衬底都接在GND上，晶体管M5，M6，M7的漏极分别接到M9，M15，M16的源极上，M9的栅极接BNN<2>,M15的栅极接BNN<1>，M16的栅极接BNN<0>,它们的漏极接在一起并与M2的漏极、M1的栅极和漏极、M14的栅极，M18的栅极、M13的栅极、M8的栅极、M11的栅极、M12的栅极接在一起，M1的源极、M14的源极和漏极、M18的源极和漏极、M13的源极和漏极、M8的源极、M11的源极、M12的源极全部与VDD接在一起，M8，M11，M12的漏极分别连接到输出端口IB2，IB1，IB0，晶体管M1，M14，M18，M13，M8，M11，M12的衬底都接VDD，晶体管M17，M0，M2，M3，M5，M6，M7，M9，M15，M16的衬底都接SUB，晶体管M4的衬底接GND。

图4所示为可变增益放大器2原理图。使能信号EN经过一个反相器INVX2产生信号BENB，BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到VGA2中；BENB再经过一个反相器产生信号BEN，BEN接到NMOS管M4的栅极；输入数字控制信号B<4>，B<3>一方面送到VGA2的电阻阵列RES2的输入信号端口B<4>和B<3>中，另一方面，输入数字控制信号B<4>，B<3>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M81的栅极，信号S2送到PMOS管M13和M80的栅极。可变增益放大器VGA2中包含一个电阻阵列模块RES2，其中RES2的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M74的漏极上，通过调节RES2输入信号B<4>和B<3>，就能控制RES2的阻值大小，进而控制VGA2的增益大小。

可变增益放大器具体可以采用以下结构方式：

可变增益放大器VGA2包括类型为pmos2v的晶体管M6，M1，M7，M10，M15，M12，M13，M17，M9，M19，M18，M20，M21，M79，M78，M77，M76，M80,M81，M82，M83，M74，M75，M65，M66，M67，M68，M69，M71；类型为noms2v的晶体管M0，M2，M3，M4，M5，M7，M8，M11，M14，M16，M22，M23，M70，M88，M85，M86，M87，M84，M72，M73；类型为rphpoly的电阻R0，R1，R2，R3，R4，R7，R6，R14，R11，R13、mimcap电容C0，C1、两个反相器(其结构偏置电路中的反相器相同)、一个二输入与门(其结构与偏置电路中的二输入与门相同)、一个二输入异或门NOR2X1、一个电阻阵列RES2。

二输入异或门NOR2X1包括两个pmos2v晶体管0,1(它们的衬底接在VDD上)和两个nmos2v晶体管2,3(它们的衬底接在VSS上)，其中晶体管0和晶体管2的栅极接在一起作为输入端口B，晶体管1和晶体管3的栅极接在一起作为输入端口A，晶体管0的漏极接在VDD上，源极接到晶体管1的漏极上，晶体管1的源极、晶体管2漏极、晶体管3的漏极接在一起作为输出端口Y,晶体管2和晶体管3的源极都接到VSS上。

输入使能信号EN通过一个反相器产生输出信号BENB，信号BENB再通过一个反相器产生输出信号BEN,产生的BENB接到M4的栅极，BEN接到M0的栅极。输入信号B3和B4分别接到二输入与门的输入端口B和A，产生输出信号S1，产生的S1接到晶体管M17和M81的栅极。

输入信号B3和B4分别接到二输入异或门的输入端口B和A，产生输出信号S2，产生的S2接到晶体管M13和M80的栅极。

输入差分信号VIP和VIN分别接在C0和C1上，电容C0的另一端接电阻R4和M11的栅极，电容C1的另一端接电阻R7和M88的栅极，电阻R4和电阻R7的另一端接在一起，并与电阻R0和电阻R1的一端相连接，R0的另一端接VDD，R1的另一端接R3和R2的一端，电阻R3的另一端接晶体管M68和M69的栅极，电阻R2的另一端接GND。

输入信号IB25接到M0的漏极，M0的源极与M2的漏极和栅极、M4的漏极、M3的栅极、M5的栅极、M16的栅极、M22的栅极、M85的栅极、M86的栅极接在一起，M2、M4、M3、M5、M8的源极接GND,M3的漏极与M6的漏极和栅极、M1的栅极、M9的栅极、M76的栅极、M65的栅极、M66的栅极接在一起，M6、M1和M7的源极都接VDD，M7的栅极和漏极接在一起并与M5的漏极、M20和M21的栅极、M74和M75的栅极接在一起，M1的漏极和M6的栅极和漏极、M14的栅极、M87的栅极连接在一起，M10、M15、M12的漏极和源极都接在VDD上，M10的栅极接M13的源极，M15的栅极接M17的源极，M13和M17的漏极与M12的栅极接在一起，并与电阻R6的一端相连接，R6的另一端与M9的漏极、M18的栅极、M19的栅极、M11的漏极连接在一起，M9的源极接VDD，M19和M18的源极接VDD，它们的漏极分别接M20和M21的源极，M20的漏极接输出端口VOP，并与M14的漏极、电阻R11的一端相连接，电阻R11的另一端接M70的栅极，M14的源极接M23的漏极，M23的栅极跟M84的栅极、M73的栅极和漏极、M69和M68的漏极接在一起，M23的源极接GND，M21的漏极接RES2的输入端口A，并与M11的源极、M16的漏极、M22的漏极接在一起，M16和M22的源极接GND，M79、M78、M77的源极和漏极都接VDD，M78的栅极接M81的源极，M77的栅极接M80的源极，它们的漏极与M79的栅极接在一起，并与电阻R14的一端相连接，R14的另一端与M76的漏极、M82和M83的栅极、M88的漏极接在一起，M76的源极接VDD，M82和M83的源极接VDD，它们的漏极分别接M74和M75的源极，M75的漏极接输出端口VON，并与M87的漏极和电阻R13的一端相连接，R13的另一端与M70的栅极相连接，M70的源极和漏极连接在一起，M87的源极和M84的漏极连接，M84的源极接GND，M74的漏极接RES2的输出端口B，并与M85的漏极、M88的源极、M86的漏极相连接，M85和M86的源极接GND，M65和M66的源极接VDD，M65的漏极接M67和M69的源极，M66的漏极接M68和M71的源极，M67的漏极和M71的漏极相连接，并与M72的栅极和漏极相连接，M72和M73的源极接GND，M67的栅极接VOP，M71的栅极接VON,B3和B4分别接到RES2的B4和B3端口。M67、M69、M68、M71、M11、M88的衬底分别于它们的源极相连接，其余的pmos2v的衬底都接VDD,nmos2v都接SUB,VSS接GND。

图9所示为电阻阵列RES2及其逻辑原理图。输入数字控制信号B<4>，B<3>先通过一个2线-4线编码器，产生4种状态的编码控制信号S1，S2，S3，S4，其状态关系已经在图中给出。通过这四位控制信号的开断就可以控制输入端A和输出端B之间的电阻值大小。其中开关采用NMOS管来实现。

电阻阵列RES2具体可以采用以下结构方式：

电阻阵列RES2包括一个由4个反相器(其结构与偏置电路中的反相器相同)和4个二输入与门(其结构与偏置电路中的反相器相同)构成的2-4编码器、电阻R0,R2，R3，R4，R5，R6，R7，R8，R9，R10，R11，R12，R13，R17，R18,R19，R21，R23，R32，R33，R25，R26，R24，R27，R28，R28、类型为nmos2v的晶体管M0，M2，M3，M4。输入信号经过一个普通的2-4编码器输出S1,S2，S3，S4四位控制信号，S1，S2，S3，S4分别连接到M0，M2，M3，M4的栅极，M0的源极接R2的一端，R2另一端接R0的一端，R0的另一端接输入端口A，M0的漏极接R4的一端，R4另一端接R3的一端，R3的另一端接输出端口B，M2的源极接R7和R8的一端，R7和R8的另一端相连接，并与R6的一端相接，R6的另一端接R5，R5的另一端接A,M2的漏极接R9和R10的一端，R9和R10的另一端相接，并与R11的一端相接，R11的另一端接R12，R12的另一端接B，M3的源极接R17和R19的一端，R17的另一端接R18，R18的另一端与R19的另一端相连接，并与R13相连接，R13的另一端与A相接，M3的漏极接R21和R32的一端，R32的另一端接R33，R33的另一端与R21的另一端连接，并与R23的一端连接，R23的另一端与B连接，M4的源极接R24和R26，R26的另一端接R25，R25的另一端接R24的另一端，并与A连接，M4的漏极接R28和R29，R28的另一端接R27，R27的另一端接R29的另一端，并与B连接，VSS接GND,M0，M2，M3，M4的衬底接SUB。

图12所示为可变增益放大器1原理图。使能信号EN经过一个反相器INVX2产生信号BENB，BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到VGA1中；BENB再经过一个反相器产生信号BEN，BEN接到NMOS管M4的栅极；输入数字控制信号B<2>，B<1>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M44的栅极，信号S2送到PMOS管M13和M43的栅极。可变增益放大器VGA1中包含一个电阻阵列模块RES1，其中RES1的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M26的漏极上，通过调节RES1输入数字控制信号B<2>，B<1>，B<0>就能控制RES1的阻值大小，进而控制VGA1的增益大小。

可变增益放大器VGA1具体可以采用以下结构方式：

可变增益放大器VGA1包括类型为pmos2v的晶体管M6，M1，M7，M10，M15，M12，M13，M17，M9，M19，M18，M20，M21，M40，M41，M42，M39，M43,M44，M32，M33，M26，M27，M65，M66，M67，M68，M69，M71、类型为noms2v的晶体管M0，M2，M3，M4，M5，M7，M8，M11，M14，M16，M22，M23，M70，M38，M34，M36，M35，M7，M72，M73、类型为rphpoly的电阻R0，R1，R2，R3，R4，R5，R6，R8，R11，R12、mimcap电容C0，C1、两个反相器(其结构与偏置电路中的反相器相同)、一个二输入与门(其结构与偏置电路中的二输入与门相同)、一个二输入异或门NOR2X1、一个电阻阵列RES1(其具体描述在权利要求8中)。

二输入异或门NOR2X1包括两个pmos2v晶体管0,1(它们的衬底接在VDD上)和两个nmos2v晶体管2,3(它们的衬底接在VSS上)，其中晶体管0和晶体管2的栅极接在一起作为输入端口B，晶体管1和晶体管3的栅极接在一起作为输入端口A，晶体管0的漏极接在VDD上，源极接到晶体管1的漏极上，晶体管1的源极、晶体管2漏极、晶体管3的漏极接在一起作为输出端口Y,晶体管2和晶体管3的源极都接到VSS上。

输入使能信号EN通过一个反相器产生输出信号BENB，信号BENB再通过一个反相器产生输出信号BEN,产生的BENB接到M4的栅极，BEN接到M0的栅极。输入信号B<1>和B<2>分别接到二输入与门的输入端口B和A，产生输出信号S1，产生的S1接到晶体管M17和M44的栅极。输入信号B<1>和B<2>分别接到二输入异或门的输入端口B和A，产生输出信号S2，产生的S2接到晶体管M13和M43的栅极。

输入差分信号VIP和VIN分别接在C0和C1上，电容C0的另一端接电阻R4和M11的栅极，电容C1的另一端接电阻R5和M38的栅极，电阻R4和电阻R5的另一端接在一起，并与电阻R0和电阻R1的一端相连接，R0的另一端接VDD，R1的另一端接R3和R2的一端，电阻R3的另一端接晶体管M68和M69的栅极，电阻R2的另一端接GND。输入信号IB25接到M0的漏极，M0的源极与M2的漏极和栅极、M4的漏极、M3的栅极、M5的栅极、M16的栅极、M22的栅极、M34的栅极、M35的栅极接在一起，M2、M4、M3、M5、M8的源极接GND,M3的漏极与M6的漏极和栅极、M1的栅极、M9的栅极、M39的栅极、M65的栅极、M66的栅极接在一起，M6、M1和M7的源极都接VDD，M7的栅极和漏极接在一起并与M5的漏极、M20和M21的栅极、M26和M27的栅极接在一起，M1的漏极和M6的栅极和漏极、M14的栅极、M37的栅极连接在一起，M10、M15、M12的漏极和源极都接在VDD上，M10的栅极接M13的源极，M15的栅极接M17的源极，M13和M17的漏极与M12的栅极接在一起，并与电阻R6的一端相连接，R6的另一端与M9的漏极、M18的栅极、M19的栅极、M11的漏极连接在一起，M9的源极接VDD，M19和M18的源极接VDD，它们的漏极分别接M20和M21的源极，M20的漏极接输出端口VOP，并与M14的漏极、电阻R11的一端相连接，电阻R11的另一端接M70的栅极，M14的源极接M23的漏极，M23的栅极跟M36的栅极、M73的栅极和漏极、M69和M68的漏极接在一起，M23的源极接GND，M21的漏极接RES1的输入端口I，并与M11的源极、M16的漏极、M22的漏极接在一起，M16和M22的源极接GND，M40、M41、M42的源极和漏极都接VDD，M40的栅极接M43的源极，M41的栅极接M44的源极，它们的漏极与M42的栅极接在一起，并与电阻R8的一端相连接，R8的另一端与M39的漏极、M32和M33的栅极、M38的漏极接在一起，M76的源极接VDD，M32和M33的源极接VDD，它们的漏极分别接M26和M27的源极，M27的漏极接输出端口VON，并与M37的漏极和电阻R12的一端相连接，R12的另一端与M70的栅极相连接，M70的源极和漏极连接在一起，M37的源极和M36的漏极连接，M36的源极接GND，M26的漏极接RES1的输出端口O，并与M34的漏极、M38的源极、M35的漏极相连接，M34和M35的源极接GND，M65和M66的源极接VDD，M65的漏极接M67和M69的源极，M66的漏极接M68和M71的源极，M67的漏极和M71的漏极相连接，并与M72的栅极和漏极相连接，M72和M73的源极接GND，M67的栅极接VOP，M71的栅极接VON,B<2：0>接RES1的B<2：0>端口。M67、M69、M68、M71、M11、M38的衬底分别于它们的源极相连接，其余的pmos2v的衬底都接VDD,nmos2v都接SUB,VSS接GND。

图17所示为电阻阵列RES1及其逻辑原理图。输入数字控制信号B<2>，B<1>，B<0>先通过一个3线-8线编码器，产生8种状态的编码控制信号S1，S2，S3，S4，S5，S6，S7，S8，其状态关系已经在图中给出。通过这8位控制信号的开断就可以控制输入端A和输出端B之间的电阻值大小。其中开关采用NMOS管来实现。

电阻阵列RES1具体可以采用以下结构方式：

该阵列包括一个由6个反相器(其结构与偏置电路中的反相器相同)，8个三输入与门，一个二输入或门以及两个三输入或门构成的3-8编码器、电阻R0,R1，R2，R3，R4，R5，R6，R7，R8，R9，R10，R11，R12，R13，R14，R15，R16，R17，R18,R19，R20，R21，R22，R23，R24，R25，R26，R27，R28，R29，R30，R31，R32，R33，R34，R35，R36，R37；类型为nmos2v的晶体管M0，M1，M2，M3，M4,M5，M6,M7。

输入信号B<2：0>经过一个普通的3-8编码器输出S1,S2，S3，S4,S5，S6，S7，S8八位控制信号，S1，S2，S3，S4，S5，S6，S7，S8分别连接到M0，M1，M2，M3，M4,M5，M6,M7的栅极，M0的源极接R1和R2的一端，R1和R2的另一端接R0的一端，R0的另一端接输入端口I，M0的漏极接R4和R5的一端，R4和R5另一端接R3的一端，R3的另一端接输出端口O，M1的源极接R9和R8的一端，R9和R8的另一端分别与R6和R7的一端相连接，R6和R7的另一端接端口I，M1的漏极接R11和R10的一端，R11和R10的另一端分别于R12和R13相接，R12和R13的另一端接端口O，M2的源极接R15，R15的另一端接R14，R14的另一端与I相接，M2的漏极接R16，R16的另一端接R17，R17的另一端与B连接，M3的源极接R18，R218的另一端接R19，R19的另一端接A，M3的漏极接R21，R21的另一端接R21，R21的另一端与O连接，M4的源极接R23，R23的另一端接R22，R22的另一端与I相接，M4的漏极接R24，R24的另一端接R25，R25的另一端与O连接，M5的源极接R26，R26的另一端与I相接，M5的漏极接R27，R27的另一端与B连接，M6的源极接R29和R28的一端，R29和R28的另一端接输入端口I，M6的漏极接R30和R31的一端，R30和R31另一端接输出端口O，M7的源极接R34，R234的另一端接R33，R33的另一端接R32，R32的另一端接I,M7的漏极接R35，R235的另一端接R36，R35的另一端接R37，R37的另一端接I,VSS接GND,M0,M1，M2，M3，M4,M5，M6，M7的衬底接SUB。

本发明能够应用于GPS和北斗射频接收机中，采用0.18微米锗硅工艺设计生产，并测试成功。

Claims (8)

1.一种射频信号收发机芯片中的可变增益放大器，其特征在于：包括至少一个低三位二进制可变增益放大单元，至少一个高两位二进制可变增益放大单元，用于向低三位二进制可变增益放大单元、高两位二进制可变增益放大单元提供使能信号和相同尾电流的偏置电路；正交两路信号依次经低三位二进制可变增益放大单元和高两位二进制可变增益放大单元进行可变增益放大后输出；或正交两路信号依次经高两位二进制可变增益放大单元和低三位二进制可变增益放大单元进行可变增益放大后输出。

2.根据权利要求1所述的射频信号收发机芯片中的可变增益放大器，其特征在于：若所述可变增益放大单元为两个及两个以上时，低三位二进制的多个可变增益放大单元之间级联，高两位二进制的多个可变增益放大单元之间级联。

3.根据权利要求1所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述低三位二进制可变增益放大单元和高两位二进制可变增益放大单元均为采用电阻负载作为跨阻放大器的可变增益放大器。

4.根据权利要求1至3任一所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述偏置电路包括与门AND2X2、NMOS管(M3、M17)、两个反相器INVX2，使能信号EN和模式选择信号MODE先通过与门AND2X2产生信号ENN，信号ENN接到NMOS管M17的栅极，使能信号EN和模式选择信号MODE再通过反相器INVX2产生信号ENB,信号ENB接到NMOS管M3的栅极；在使能信号EN和模式选择信号MODE都开启的作用下，且信号EN、信号MODE、信号ENN均为高电平时，输入信号IB25首先送入IB，输入的数字控制信号BI<2:0>先通过两个反相器INVX2，进而与输入IB25信号一起控制偏置电路的输出信号IB2，IB1，IB0。

5.根据权利要求1所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述高两位二进制可变增益放大单元包括反相器INVX2、NMOS管(M0、M4、M21、M74)、PMOS管(M13、M17、M80、M81)和电阻阵列模块RES2；使能信号EN经过反相器INVX2产生信号BENB，信号BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到高两位二进制可变增益放大单元中；BENB再经过一个反相器产生信号BEN，信号BEN接到NMOS管M4的栅极；输入数字控制信号B<4>，B<3>在送到VGA2的电阻阵列RES2的输入信号端口B<4>和B<3>中的同事，输入数字控制信号B<4>，B<3>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M81的栅极，信号S2送到PMOS管M13和M80的栅极；高两位二进制可变增益放大单元中包含一个电阻阵列模块RES2，电阻阵列模块RES2的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M74的漏极上，通过调节RES2输入信号B<4>和B<3>来控制RES2的阻值大小，进而控制高两位二进制可变增益放大单元的增益大小。

6.根据权利要求5所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述电阻阵列模块RES2的输入数字控制信号B<4>，B<3>先通过一个2线-4线编码器，产生4种状态的编码控制信号S1，S2，S3，S4，通过编码控制信号S1，S2，S3，S4的开断来控制输入端A和输出端B之间的电阻值大小。

7.根据权利要求1至3任一所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述低三位二进制可变增益放大单元包括反相器INVX2、NMOS管(M0、M4)、PMOS管(M13、M17、M21、M26、M43、M44)与非门NAND2X1、或非门NOR2X1、电阻阵列模块RES1；使能信号EN经过反相器INVX2产生信号BENB，信号BENB接到NMOS管M0的栅极，当BENB为高电平时，偏置电流IB25输入到低三位二进制可变增益放大单元中；信号BENB再经过反相器产生信号BEN，信号BEN接到NMOS管M4的栅极；输入数字控制信号B<2>，B<1>通过一个与非门NAND2X1和一个或非门NOR2X1，分别产生信号S1和S2,信号S1送到PMOS管M17和M44的栅极，信号S2送到PMOS管M13和M43的栅极；所述电阻阵列模块RES1的输入A端口接在PMOS管M21的漏极上，输出B端口接在PMOS管M26的漏极上，通过调节RES1输入数字控制信号B<2>，B<1>，B<0>就能控制RES1的阻值大小，进而控制低三位二进制可变增益放大单元的增益大小。

8.根据权利要求7所述的射频信号收发机芯片中的可变增益放大器，其特征在于：所述电阻阵列模块RES1的输入数字控制信号B<2>，B<1>，B<0>先通过一个3线-8线编码器，产生8种状态的编码控制信号S1，S2，S3，S4，S5，S6，S7，S8，通过编码控制信号S1，S2，S3，S4，S5，S6，S7，S8的开断控制输入端A和输出端B之间的电阻值大小。