CN105024652A - 一种基于65nm CMOS工艺的81-86GHz全集成差分功率放大器 - Google Patents

一种基于65nm CMOS工艺的81-86GHz全集成差分功率放大器 Download PDF

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Abstract

本发明公开了一种基于65nm？CMOS工艺的81-86GHz全集成差分功率放大器，提出了一种在共栅级（CG）和共源级（CS）之间引入串联传输线电感的cascode功率管结构以获得高的输出功率和效率；此外，采用变压器功率合成技术进一步提高输出功率。本功率放大器在83.5GHz处，可以实现输出1-dB压缩点（OP1-dB）功率为10.6dBm，饱和输出功率(PSAT)为14dBm，功率附加效率（PAE）在OP1-dB和PSAT处分别为3.6%和10.13%。最大的功率增益为21.5dB。

Description

一种基于65nm CMOS工艺的81-86GHz全集成差分功率放大器
本发明属于毫米波频段集成电路设计的技术领域，涉及一种基于65nm CMOS工艺，工作于81-86GHz的全集成功率放大器，可用于E_band高速无线通信系统。
背景技术
71-76GHz和81-81GHz E-band是世界范围内允许的可用于超高容量的点对点通信。总共10GHz的可用频谱是迄今为止单次分配最多的频段，可以实现类似于光纤般的每秒千兆比特的传输速率。如此高的数据速率是其它频率较低的且频段有限的微波频段无法实现的。相对于60GHz频段，E-band频段具有更好的天气衰减特性，可以实现数千公里的传输距离。
对于功率放大器而言，从性能角度看，Ⅲ-Ⅴ族半导体器件更适合用于毫米波功率放大器的设计，与硅基功率放大器相比，可以提供更高的输出功率和效率。但是，随着硅基工艺的发展，MOS器件的特征频率有了显著提升，如65nm CMOS工艺提供的器件，其ft/fmax大约为170/430GHz，使得用65nm CMOS工艺实现81-86GHz的功率放大器具有可行性，从降低成本、提高集成度的角度，近年来越来越多的毫米波集成电路采用CMOS工艺实现。
发明内容
本发明的目的是提出一种基于65nm CMOS工艺的81-86GHz全集成功率放大器。
本发明所用的有源器件均为NMOS管。该PA按照信号流的流向为：将输入的差分信号分别通过一对输入端并联的输入级变压器并将信号耦合至cascode结构的第一级放大器，两对差分信号再分别通过一对基于变压器结构的中间级匹配电路，然后经过cascode结构的第二级放大器，最后两对差分信号通过一对输出级变压器将信号合成并输出，该放大器由NMOSFET器件和无源器件相结合组成两级共源共栅级联结构，其具体形式为：
信号输入端RFIN-分别与第一输入级变压器TIN1初级线圈的一端和第二输入级变压器TIN2初级线圈的另一端相连，信号输入端RFIN+分别与第一输入级变压器TIN1初级线圈的另一端和第二输入级变压器TIN2初级线圈的一端相连，第一输入级变压器TIN1次级线圈的一端与第一晶体管M1的栅极相连，第一输入级变压器TIN1次级线圈的另一端与第二晶体管M2的栅极相连，第一输入级变压器TIN1次级线圈的中心抽头与第一偏置电压端VB1相连，第一晶体管M1的源极和第二晶体管M2的源极相连，并与地线相连，第一晶体管M1的漏极与第一传输线电感L1的一端相连，第一传输线电感L1的另一端与第五晶体管M5的源极相连，第二晶体管M2的漏极与第二传输线电感L2的一端相连，第二传输线电感L2的另一端与第六晶体管M6的源极相连，第五晶体管M5的栅极与第六晶体管M6的栅极相连，并与第一电阻R1的一端相连，第一电阻R1的另一端与第一电容C1的一端以及第一中间级变压器TM1初级线圈的 中心抽头相连，并与电源线VDD相连，第一电容C1的另一端与地线相连，第五晶体管M5的漏极与第五传输线电感L5的一端相连，第五传输线电感L5的另一端与第一中间级变压器TM1初级线圈的一端相连，第六晶体管M6的漏极与第六传输线电感L6的一端相连，第六传输线电感L6的另一端与第一中间级变压器TM1初级线圈的另一端相连，第三晶体管M3的源极与第四晶体管M4的源极相连，并与地线相连，第三晶体管M3的漏极与第三传输线电感L3的一端相连，第三传输线电感L3的另一端与第七晶体管M7的源极相连，第四晶体管M4的漏极与第四传输线电感L4的一端相连，第四传输线电感L4的另一端与第八晶体管M8的源极相连，第七晶体管M7的栅极与第八晶体管M8的栅极相连，并与第二电阻R2的一端相连，第二电阻R2的另一端与第二电容C2的一端以及第二中间级变压器TM2初级线圈的中心抽头相连，并与电源线VDD相连，第二电容C2的另一端与地线相连，第七晶体管M7的漏极与第七传输线电感L7的一端相连，第七传输线电感L7的另一端与第二中间级变压器TM2初级线圈的一端相连，第八晶体管M8的漏极与第八传输线电感L8的一端相连，第八传输线电感L8的另一端与第二中间级变压器TM2的初级线圈的另一端相连，第一中间级变压器TM1次级线圈的一端与第九晶体管M9的栅极相连，第一中间级变压器TM1次级线圈的另一端与第十晶体管M10的栅极相连，第二中间级变压器TM2次级线圈的一端与第十一晶体管M11的栅极相连，第二中间级变压器TM2次级线圈的另一端与第十二晶体管M12的栅极相连，第一中间级变压器TM1次级线圈的中心抽头与第二中间级变压器TM2次级线圈的中心抽头相连，并与第二偏置电压VB2相连，第九晶体管M9的源极与第十晶体管M10的源极相连，并与地线相连，第九晶体管M9的漏极与第九传输线电感L9的一端相连，第九传输线电感L9的另一端与第十三晶体管M13的源极相连，第十晶体管M10的漏极与第十传输线电感L10的一端相连，L10的另一端与第十四晶体管M14的源极相连，第十三晶体管M13的栅极与第十四晶体管M14的栅极相连，并与第三电阻R3的一端相连，第三电阻R3的另一端与第三电容C3的一端以及第一输出级变压器TO1初级线圈的中间抽头相连，并与电源线VDD相连，第三电容C3的另一端与地线相连，第十三晶体管M13的漏极与第十三传输线电感L13的一端相连，第十三传输线电感L13的另一端与第一输出级变压器TO1初级线圈的一端相连，第十四晶体管M14的漏极与第十四传输线电感L14的一端相连，第十四传输线电感L14的另一端与第一输出级变压器TO1初级线圈的另一端相连，第十一晶体管M11的源极与第十二晶体管M12的源极相连，并与地线相连，第十一晶体管M11的漏极与第十一传输线电感L11的一端相连，第十一传输线电感L11的另一端与第十五晶体管M15的源极相连，第十二晶体管M12的漏极与第十二传输线电感L12的一端相连，第十二传输线电感L12的另一端与第十六晶体管M16的源极相连，第十五晶体管M15的栅极与第十六晶体管M16的栅极相连，并与第四电阻R4的一端相连，第四电阻R4的 另一端与第四电容C4以及第一输出级变压器TO1初级线圈的中心抽头相连，并与电源线VDD相连，第十五晶体管M15的漏极与第十五传输线电感L15的一端相连，第十五传输线电感L15的另一端与第二输出级变压器TO2初级线圈的一端相连，第十六晶体管M16的漏极与第十六传输线电感L16的一端相连，第十六传输线电感L16的另一端与第二输出级变压器TO2初级线圈的另一端相连，第一输出级变压器TO1次级线圈的一端与地线相连，第一输出级变压器TO1次级线圈的另一端与第二输出级变压器TO2次级线圈的一端相连，为输出端PA out，第二输出级变压器TO2次级线圈的另一端与地线相连。
本发明的优点在于：
该功率放大器具有高的输出功率和效率，在电路结构上有以下创新：
(1)提出了一种在共栅级和共源级之间引入串联传输线电感的cascode功率管结构有效提高功率增益和效率。
(2)采用变压器功率合成技术提高功率放大器的输出功率。
在83.5GHz处，该功率放大器可以实现1-dB压缩功率(P1-dB)为10.5dBm，饱和输出功率(PSAT)为14dBm，最大功率增益为21.5dB。在P1-dB、PSAT处功率附加效率(PAEs)分别为3.6％和10.13％。
附图说明
图1为本发明电路图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
实施例
参阅图1，首先确定功率放大器的P1-dB、PSat、PAE等技术指标，晶体管的尺寸主要由电路的P1-dB及晶体管漏电流偏置在电流密度为0.3mA/μm左右fT/fMAX最优的理论来确定。通过仿真发现当每个finger的宽度为1μm时fT/fMAX最优。本发明采用cascode结构可以克服单个晶体管的电源电压低及击穿电压低的问题，提升整个PA的输出功率。在cascode的中间插入合适的电感，用来抵消共源管的Cgd、Cds和共栅管的Cgs等寄生，提高cascode的输出电阻，进而提高cascode的增益。TIN1和TIN2将一对差分信号转换成两对差分信号，且满足TO1、TO2输入信号的相位要求。TIN1、TIN2、TM1、TM2、TO1、TO2均基于变压器结构，实现功率传输，具有面积小，偏置易加等特点。L5、L6、TM1和L7、L8、TM8组成中间级的匹配电路，实现第一级驱动级的输出阻抗和第二级的输入阻抗的共轭匹配，使功率最大传输。L13、L14、L15、L16实现第二级功率级的输出阻抗与TO1、TO2的输入阻抗之间实现负载线匹配，使PA的功率输出最大化。第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4 与共栅管的栅端串联，增强电路的稳定性。第一电容C1、第二电容C2、第三电容C3和第四电容C4是电源电压的去耦电容。
本实施例的电源电源VDD为2V，所有器件尺寸见表1。
表1
器件名 尺寸 器件名 尺寸
M1 60nm*9um*4 L1 22pF
M2 60nm*9um*4 L2 22pF
M3 60nm*9um*4 L3 22pF
M4 60nm*9um*4 L4 22pF
M5 60nm*9um*4 L5 120pF
M6 60nm*9um*4 L6 120pF
M7 60nm*9um*4 L7 120pF
M8 60nm*9um*4 L8 120pF
M9 60nm*13um*6 L9 22pF
M10 60nm*13um*6 L10 22pF
M11 60nm*13um*6 L11 22pF
M12 60nm*13um*6 L12 22pF
M13 60nm*13um*6 L13 120pF
M14 60nm*13um*6 L14 120pF
M15 60nm*13um*6 L15 120pF
M16 60nm*13um*6 L16 120pF
R1 1.25k C1 800fF
R2 1.25k C2 800fF
R3 1.25k C3 800fF
R4 1.25k C4 800fF

Claims (1)

1.一种基于65nm CMOS工艺的81-86GHz全集成差分功率放大器，其特征在于该放大器由NMOSFET器件和无源器件相结合组成两级共源共栅级联结构，其具体形式为：
信号输入端RFIN-分别与第一输入级变压器TIN1初级线圈的一端和第二输入级变压器TIN2初级线圈的另一端相连，信号输入端RFIN+分别与第一输入级变压器TIN1初级线圈的另一端和第二输入级变压器TIN2初级线圈的一端相连，第一输入级变压器TIN1次级线圈的一端与第一晶体管M1的栅极相连，第一输入级变压器TIN1次级线圈的另一端与第二晶体管M2的栅极相连，第一输入级变压器TIN1次级线圈的中心抽头与第一偏置电压端VB1相连，第一晶体管M1的源极和第二晶体管M2的源极相连，并与地线相连，第一晶体管M1的漏极与第一传输线电感L1的一端相连，第一传输线电感L1的另一端与第五晶体管M5的源极相连，第二晶体管M2的漏极与第二传输线电感L2的一端相连，第二传输线电感L2的另一端与第六晶体管M6的源极相连，第五晶体管M5的栅极与第六晶体管M6的栅极相连，并与第一电阻R1的一端相连，第一电阻R1的另一端与第一电容C1的一端以及第一中间级变压器TM1初级线圈的中心抽头相连，并与电源线VDD相连，第一电容C1的另一端与地线相连，第五晶体管M5的漏极与第五传输线电感L5的一端相连，第五传输线电感L5的另一端与第一中间级变压器TM1初级线圈的一端相连，第六晶体管M6的漏极与第六传输线电感L6的一端相连，第六传输线电感L6的另一端与第一中间级变压器TM1初级线圈的另一端相连，第三晶体管M3的源极与第四晶体管M4的源极相连，并与地线相连，第三晶体管M3的漏极与第三传输线电感L3的一端相连，第三传输线电感L3的另一端与第七晶体管M7的源极相连，第四晶体管M4的漏极与第四传输线电感L4的一端相连，第四传输线电感L4的另一端与第八晶体管M8的源极相连，第七晶体管M7的栅极与第八晶体管M8的栅极相连，并与第二电阻R2的一端相连，第二电阻R2的另一端与第二电容C2的一端以及第二中间级变压器TM2初级线圈的中心抽头相连，并与电源线VDD相连，第二电容C2的另一端与地线相连，第七晶体管M7的漏极与第七传输线电感L7的一端相连，第七传输线电感L7的另一端与第二中间级变压器TM2初级线圈的一端相连，第八晶体管M8的漏极与第八传输线电感L8的一端相连，第八传输线电感L8的另一端与第二中间级变压器TM2的初级线圈的另一端相连，第一中间级变压器TM1次级线圈的一端与第九晶体管M9的栅极相连，第一中间级变压器TM1次级线圈的另一端与第十晶体管M10的栅极相连，第二中间级变压器TM2次级线圈的一端与第十一晶体管M11的栅极相连，第二中间级变压器TM2次级线圈的另一端与第十二晶体管M12的栅极相连，第一中间级变压器TM1次级线圈的中心抽头与第二中间级变压器TM2次级线圈的中心抽头相连，并与第二偏置电压VB2相连，第九晶体管M9的源极与第十晶体管M10的源极相连，并与地线相连，第九晶体管M9的漏极与第九传输线电感L9的一端相连，第九传输线电感L9的另一端与第十三晶体管M13的源极相连，第十晶体管M10的漏极与第十传输线电感L10的一端相连，L10的另一端与第十四晶体管M14的源极相连，第十三晶体管M13的栅极与第十四晶体管M14的栅极相连，并与第三电阻R3的一端相连，第三电阻R3的另一端与第三电容C3的一端以及第一输出级变压器TO1初级线圈的中间抽头相连，并与电源线VDD相连，第三电容C3的另一端与地线相连，第十三晶体管M13的漏极与第十三传输线电感L13的一端相连，第十三传输线电感L13的另一端与第一输出级变压器TO1初级线圈的一端相连，第十四晶体管M14的漏极与第十四传输线电感L14的一端相连，第十四传输线电感L14的另一端与第一输出级变压器TO1初级线圈的另一端相连，第十一晶体管M11的源极与第十二晶体管M12的源极相连，并与地线相连，第十一晶体管M11的漏极与第十一传输线电感L11的一端相连，第十一传输线电感L11的另一端与第十五晶体管M15的源极相连，第十二晶体管M12的漏极与第十二传输线电感L12的一端相连，第十二传输线电感L12的另一端与第十六晶体管M16的源极相连，第十五晶体管M15的栅极与第十六晶体管M16的栅极相连，并与第四电阻R4的一端相连，第四电阻R4的另一端与第四电容C4以及第一输出级变压器TO1初级线圈的中心抽头相连，并与电源线VDD相连，第十五晶体管M15的漏极与第十五传输线电感L15的一端相连，第十五传输线电感L15的另一端与第二输出级变压器TO2初级线圈的一端相连，第十六晶体管M16的漏极与第十六传输线电感L16的一端相连，第十六传输线电感L16的另一端与第二输出级变压器TO2初级线圈的另一端相连，第一输出级变压器TO1次级线圈的一端与地线相连，第一输出级变压器TO1次级线圈的另一端与第二输出级变压器TO2次级线圈的一端相连，为输出端PA out，第二输出级变压器TO2次级线圈的另一端与地线相连。
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