CN111130473B - 一种76~81GHz的CMOS全集成功率放大器 - Google Patents
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Abstract
本发明公开了一种76‑81GHz的CMOS全集成功率放大器,该放大器设计了具有高Q值的全集成串联匹配电感和并联谐振电感,用于共源共栅级间匹配来提高功率放大器的OP1dB;此外采用共栅管短路技术,将伪差分结构中共栅管M3和M4的栅极相接,为差分信号创造出了一个良好的交流地提升了电路的输出功率。本发明的CMOS全集成功率放大器,在工作频率78GHz处,当输入信号功率0dBm时,输出信号功率为15.7dBm,输出1dB压缩点(OP1dB)为14.1dBm,饱和输出功率16.5dBm,功率附加效率(PAE)为15%,功率增益22.2dB,能够满足汽车雷达系统的需求。
Description
技术领域
本发明属于毫米波集成电路设计的技术领域,涉及一种基于55nm CMOS工艺,工作于76~81GHz的全集成功率放大器,可用于5G毫米波汽车雷达收发机系统。
背景技术
随着经济的迅速发展,我国汽车的数量剧增,交通安全已经成为了一个非常严峻的社会问题。如何提高汽车的安全措施是一个世界各国都在研究的一个课题。而汽车雷达对提高汽车行驶的安全性,尤其对于近几年发展的无人驾驶技术来说非常重要。其中毫米波雷达以其探测距离远、反应快、受气候影响小、目标识别能力强等特征,现已逐渐成为现代汽车雷达研发的重要方向。
目前,77.5-78GHz被划分为无线电定位服务,以支持毫米波雷达的发展,这使得整个76-81GHz频段都可用于车载雷达系统。该频段车载雷达带宽更大、分辨率更高、抗干扰能力强,且设备体积更小,更便于在车辆上安装和部署,而在汽车毫米波雷达中,占据收发机主要功耗的功率放大器的设计就极为重要。
随着半导体工艺器件的发展,CMOS工艺特征尺寸不断地减小,晶体管特征频率ft和单位增益频率fmax逐渐变大,这使得硅基毫米波集成电路得以实现。由于CMOS工艺具有集成度高、成本低,容易实现大规模部署等特征,现已逐渐成为毫米波电路设计的主流工艺。
发明内容
本发明的目的是提出一种基于55nm CMOS工艺技术,工作频段为76~81GHz的全集成功率放大器。
实现本发明目的的具体技术方案是:
一种76~81GHz的CMOS全集成功率放大器,由MOSFET器件和无源器件相结合组成的电路,电路结构由输入变压器、驱动级电路、级间变压器、功率级电路和输出变压器组成。
设计了具有高Q值的全集成串联匹配电感和并联谐振电感,用于共源共栅级间匹配来提高功率放大器的OP1dB;采用共栅管短路技术将伪差分结构中共栅管M3和M4的栅极相接,为差分信号创造出了一个良好的交流地提升了电路的输出功率。其具体形式为:
单端信号输入端RFIN与输入变压器TIN初级线圈一端相连,输入变压器TIN初级线圈的另一端接地;输入变压器TIN次级线圈的几何中心位置与第一偏置电压Vb1相连,输入变压器TIN次级线圈的一端与第一晶体管M1的栅端相连,输入变压器TIN次级线圈的另一端与第二晶体管M2的栅端相连;
第一晶体管M1的栅极与第一电容C1的一端相接,第一电容C1的另一端与第二晶体管M2的漏极相接;第二晶体管M2的栅极与第二电容C2的一端相接,第二电容C2的另一端与第一晶体管M1的漏极相接;第一晶体管M1的源极和第二晶体管M2的源极相连共同接地;电感LM3的一端与第一晶体管M1的漏极相接,电感LM3的另一端与第二晶体管M2的漏极相接;电感LM1的一端与第一晶体管M1的漏极相接,电感LM1的另一端与第三晶体管M3的源极相接;电感LM2的一端与第二晶体管M2的漏极相接,电感LM2的另一端与第四晶体管M4的源极相接;第三晶体管M3的栅极接在第一电阻R1的一端,同时与第四晶体管的栅极相接,第一电阻R1的另一端与第二偏置电压Vb2相接;第四晶体管M4的栅极接在第二电阻R2的一端,同时与第三晶体管栅极相接,第二电阻R2的另一端与第二偏置电压Vb2相接;
第三晶体管M3的漏极与级间变压器TM初级线圈的一端相接,级间变压器TM初级线圈的另一端与第四晶体管M4的漏极相接;级间变压器TM初级线圈的几何中心位置与电源电压AVDD相连;级间变压器TM次级线圈一端与第五晶体管M5的栅极相接,级间变压器TM次级线圈的另一端与第六晶体管M6的栅极相接;级间变压器TM次级线圈的几何中心位置与第三偏置电压Vb3相接;
第五晶体管M5的栅极与第三电容C3的一端相接,第三电容C3的另一端与第六晶体管M6的漏极相接;第六晶体管M6的栅极与第四电容C4的一端相接,第四电容C4的另一端与第五晶体管M5的漏极相接;第五晶体管M5的源极和第六晶体管M6的源极相连共同接地;电感LM6的一端与第五晶体管M5的漏极相接,电感LM6的另一端与第六晶体管M6的漏极相接;电感LM4的一端与第五晶体管M5的漏极相接,电感LM4的另一端与第七晶体管M7的源极相接;电感LM5的一端与第六晶体管M6的漏极相接,电感LM5的另一端与第八晶体管M8的源极相接;第七晶体管M7的栅极接在第三电阻R3的一端,同时与第八晶体管的栅极相接,第三电阻R3的另一端与第四偏置电压Vb4相接;第八晶体管的栅极接在第四电阻R4的一端,同时与第七晶体管栅极相接,第四电阻R4的另一端与第四偏置电压Vb4相接;
第七晶体管M7的漏极与输出变压器TO初级线圈的一端相接,输出变压器TO初级线圈的另一端与第八晶体管M8的漏极相接;输出变压器TO初级线圈的几何中心位置与电源电压AVDD相连;输出变压器TO次级线圈的一端接单端信号输出端RFOUT,输出变压器TO次级线圈的另一端接地。
本发明的优点在于:
1)采用自建模高Q值全集成电感用于共源共栅级间匹配
本发明设计了高Q值全集成电感,在共源管与共栅管之间引入串联匹配电感和并联谐振电感,即在共源共栅级间(M1和M3之间)插入串联匹配电感LM1,LM2,和并联谐振电感LM3组成一个匹配网络以实现差分共源管(M1)漏端阻抗与共栅管(M3)源端阻抗之间的匹配,功率放大器的输出1dB压缩点(OP1dB)提升了2dBm。设计的全集成电感LM1、LM2和LM3的Q值分别为29、29和18,高于传统的片外电感。
2)共栅管短路方法
在毫米波电路设计中,采用共源共栅结构通常可以实现较高的最大稳定性增益,然而实际电路设计中,共栅管栅端阻抗存在负阻,会引起电路振荡,通常需要接正的偏置电阻R来消除这一问题,然而使用较大的电阻会减小输出电流。
本发明采用共栅管短路方法,即将伪差分结构中共栅管M3和M4的栅极相接,为差分信号创造出了一个良好的交流地,这样偏置电阻的阻值不会影响电路的增益。在78GHz处,使用共栅极短路技术可以使最大稳定性增益提升10.7dB。
附图说明
图1为本发明电路图。
具体实施方式
以下结合附图及实施例对本发明进行详细描述。
实施例
参阅图1,通过对MOSFET仿真结果的比较总结,得出了MOSFET的最佳静态工作点,在晶体管栅源之间的电压为0.75V的条件下ft为162GHz。构建差分级共源共栅电路,取共源管栅极偏置电压Vb1=0.75V,电源电压AVDD=2.5V,为了使晶体管偏置在AB类,取共栅管的偏置稍低于电源电压Vb2=1.9V,借助ADS软件中的负载牵引技术(loadpull)进行前仿真,初步得到晶体管M5、M6、M7和M8的最优尺寸。第一晶体管M1的尺寸和第二晶体管M2的尺寸一样;第三晶体管M3的尺寸和第四晶体管M4的尺寸一样。第五晶体管M5的尺寸和第六晶体管M6的尺寸一样;第七晶体管M7的尺寸和第八晶体管M8的尺寸一样。将第二电阻R2的阻值设为5K欧姆。驱动级晶体管M1、M2、M3、M4的尺寸需要根据仿真结果来确定,尺寸过大会使功率级输出饱和,尺寸偏小会使电路输出增益不够。第一电阻R1的阻值与第二电阻R2的阻值一样。级间匹配电感的感值大小需要根据功率放大器的OP1dB仿真来确定。中和电容的容值需要根据电路的最大稳定性增益和稳定因子Kf的仿真来确定。本实施例所有器件尺寸见表1。
表1
器件名 | 尺寸 | 器件名 | 尺寸 |
M1 | 0.06μm*1μm*48 | L1 | 45pH |
M2 | 0.06μm*1μm*48 | L2 | 99pH |
M3 | 0.06μm*1μm*48 | L3 | 234pH |
M4 | 0.06μm*1μm*48 | L4 | 66pH |
M5 | 0.06μm*1μm*76 | L5 | 135pH |
M6 | 0.06μm*1μm*76 | L6 | 100pH |
M7 | 0.06μm*1μm*76 | LM1 | 110pH |
M8 | 0.06μm*1μm*76 | LM2 | 110pH |
R1 | 5kΩ | LM3 | 200pH |
R2 | 5kΩ | LM4 | 45pH |
R3 | 5kΩ | LM5 | 45pH |
R4 | 5kΩ | LM6 | 180pH |
Claims (1)
1.一种76-81GHz的CMOS全集成功率放大器,其特征在于,该功率放大器包括输入变压器、驱动级电路、级间变压器、功率级电路和输出变压器,单端信号输入端RFIN与输入变压器TIN初级线圈一端相连,输入变压器TIN初级线圈的另一端接地;输入变压器TIN次级线圈的几何中心位置与第一偏置电压Vb1相连,输入变压器TIN次级线圈的一端与第一晶体管M1的栅端相连,输入变压器TIN次级线圈的另一端与第二晶体管M2的栅端相连;
第一晶体管M1的栅极与第一电容C1的一端相接,第一电容C1的另一端与第二晶体管M2的漏极相接;第二晶体管M2的栅极与第二电容C2的一端相接,第二电容C2的另一端与第一晶体管M1的漏极相接;第一晶体管M1的源极和第二晶体管M2的源极相连共同接地;电感LM3的一端与第一晶体管M1的漏极相接,电感LM3的另一端与第二晶体管M2的漏极相接;电感LM1的一端与第一晶体管M1的漏极相接,电感LM1的另一端与第三晶体管M3的源极相接;电感LM2的一端与第二晶体管M2的漏极相接,电感LM2的另一端与第四晶体管M4的源极相接;第三晶体管M3的栅极接在第一电阻R1的一端,同时与第四晶体管的栅极相接,第一电阻R1的另一端与第二偏置电压Vb2相接;第四晶体管M4的栅极接在第二电阻R2的一端,同时与第三晶体管栅极相接,第二电阻R2的另一端与第二偏置电压Vb2相接;
第三晶体管M3的漏极与级间变压器TM初级线圈的一端相接,级间变压器TM初级线圈的另一端与第四晶体管M4的漏极相接;级间变压器TM初级线圈的几何中心位置与电源电压AVDD相连;级间变压器TM次级线圈一端与第五晶体管M5的栅极相接,级间变压器TM次级线圈的另一端与第六晶体管M6的栅极相接;级间变压器TM次级线圈的几何中心位置与第三偏置电压Vb3相接;
第五晶体管M5的栅极与第三电容C3的一端相接,第三电容C3的另一端与第六晶体管M6的漏极相接;第六晶体管M6的栅极与第四电容C4的一端相接,第四电容C4的另一端与第五晶体管M5的漏极相接;第五晶体管M5的源极和第六晶体管M6的源极相连共同接地;电感LM6的一端与第五晶体管M5的漏极相接,电感LM6的另一端与第六晶体管M6的漏极相接;电感LM4的一端与第五晶体管M5的漏极相接,电感LM4的另一端与第七晶体管M7的源极相接;电感LM5的一端与第六晶体管M6的漏极相接,电感LM5的另一端与第八晶体管M8的源极相接;第七晶体管M7的栅极接在第三电阻R3的一端,同时与第八晶体管的栅极相接,第三电阻R3的另一端与第四偏置电压Vb4相接;第八晶体管的栅极接在第四电阻R4的一端,同时与第七晶体管栅极相接,第四电阻R4的另一端与第四偏置电压Vb4相接;
第七晶体管M7的漏极与输出变压器TO初级线圈的一端相接,输出变压器TO初级线圈的另一端与第八晶体管M8的漏极相接;输出变压器TO初级线圈的几何中心位置与电源电压AVDD相连;输出变压器TO次级线圈的一端接单端信号输出端RFOUT,输出变压器TO次级线圈的另一端接地。
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