CN105006489B - 半导体二极管 - Google Patents

半导体二极管 Download PDF

Info

Publication number
CN105006489B
CN105006489B CN201510179179.6A CN201510179179A CN105006489B CN 105006489 B CN105006489 B CN 105006489B CN 201510179179 A CN201510179179 A CN 201510179179A CN 105006489 B CN105006489 B CN 105006489B
Authority
CN
China
Prior art keywords
resistance
region
compensating basin
dopant concentration
semiconductor diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510179179.6A
Other languages
English (en)
Other versions
CN105006489A (zh
Inventor
H-J·舒尔策
J·G·拉文
R·巴布斯克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN105006489A publication Critical patent/CN105006489A/zh
Application granted granted Critical
Publication of CN105006489B publication Critical patent/CN105006489B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

本发明提出了一种半导体二极管。半导体主体中的半导体二极管包括在第一导电类型的漂移区和第二、相反导电类型的第一电极区之间的注入效率控制区。该注入效率控制区包括超结结构，该超结结构包括沿横向方向连续地布置并且相互直接邻接的第一导电类型的阻挡区和第二导电类型的补偿区。该阻挡区的、沿该阻挡区的垂直延伸的平均净掺杂浓度是该漂移区的、沿与该阻挡区邻接的该漂移区的垂直延伸的20％的平均净掺杂浓度的至少三倍。

Description

半导体二极管
技术领域
本申请涉及半导体领域，尤其涉及一种半导体二极管。
背景技术
在半导体器件(譬如半导体二极管)中，移动电荷载流子充满在正向偏置的PN节的两侧的半导体区，并且形成电荷载流子等离子以提供半导体器件的低正向或导通电阻，当PN节从正向偏置切换到反向偏置时，电荷载流子等离子必须在反向恢复期间被移除。反向恢复过程有助于半导体的开关损耗。亟需提供一种具有在低开关损耗、高反向截断电压和高峰值电流鲁棒性之间的优化的折中的半导体二极管。
发明内容
依据半导体二极管的实施例，该半导体二极管包括半导体主体，该半导体主体包括在第一导电类型的漂移区和与第二(相反)导电类型的第一电极区之间的注入效率控制区。该注入效率控制区包括超结结构，该超结结构包括第一导电类型的阻挡层以及沿横向方向连续布置并相互直接邻接的第二导电类型的补偿区。沿阻挡区垂直延伸的该阻挡区的平均净掺杂浓度是沿与该阻挡区邻接的漂移区的20％的垂直延伸的平均的漂移区的净掺杂浓度的至少三倍。
在一个实施例中，阻挡区的底侧和所述第一电极区之间的距离小于所述补偿区的底侧和所述第一电极区之间的距离的80％。
在一个实施例中，所述补偿区的净掺杂浓度大于1x 1016cm-3。
在一个实施例中，所述阻挡区的净掺杂浓度大于1x 1016cm-3。
在一个实施例中，所述阻挡区中的掺杂剂的净含量和所述补偿区中的掺杂剂的净含量之间相差小于10％。
依据制造半导体主体中的半导体二极管方法的实施例，该半导体主体包括第一导电类型的漂移区，该方法包括：在半导体主体的第一侧面，在半导体主体中形成相反的第二导电类型的第一导电区。该方法还包括形成在漂移区和第一电极区之间的超结结构，其中，该超结结构包括第一导电类型的阻挡区，以及沿横向方向连续布置且直接相互邻接的第二导电类型的补偿区。沿阻挡区的垂直延伸平均的阻挡区的净掺杂浓度是沿与该阻挡区邻接的漂移区的20％的垂直延伸的平均的漂移区的净掺杂浓度的至少三倍。
通过阅读以下详细的描述和参见附图，本领域技术人员可以认识到另外的特点和优点。
附图说明
以下附图被包括以提供本发明的进一步理解，该些附图被引入并作为该说明书的一部分。该附图描述了本发明的实施例，并且连同该描述以用来解释本发明的原理。本发明的实施例和预期的优点被容易地认识到，参考以下详细描述可以被更好地认识到。
图1A是依据实施例的半导体二极管的一部分的原理截面图；
图1B是依据实施例的半导体二极管的一部分的原理平面图；
图1C是依据另一实施例的半导体二极管的一部分的原理平面图；
图2是依据另一实施例的半导体二极管的一部分的原理截面图；
图3A到3F是依据实施例的半导体二极管的部分的注入效率控制区的原理截面图；
图4A是依据实施例的补偿区的净掺杂浓度特性的示意图；
图4B和4C是依据图4A的实施例的示出了包括具有补偿区的注入效率控制区的半导体二极管的特性曲线的示意图；
图5A是依据不同实施例的补偿区的净掺杂浓度特性的示意图；
图5B和5C是依据第一、第二和第三实施例的依赖于沿补偿区的垂直延伸的深度的掺杂浓度特性的示意图；
图5D和5E是示出了依据第一、第二和第三实施例的包括具有补偿区的注入效率控制区的半导体二极管的特性曲线的示意图；
图6是描述了半导体二极管的依赖注入效率控制区的阻挡层的净掺杂浓度的电流-电压特性的示意图；
图7是依据实施例的描述制造半导体二极管的方法的流程图；
图8A到8D是依据实施例的描述了制造半导体二极管的方法的截面图；
图9A到9F是依据另一实施例的描述了制造半导体二极管的方法的截面图；
图10A到10C是依据另一实施例的描述了制造半导体二极管的方法的截面图；
图11A到11E是依据另一实施例的描述了制造半导体二极管的方法的截面图。
具体实施方式
下面的具体实施方式参考了附图，附图构成具体实施方式的一部分并且以例证的方式示出了本发明可以实施的特定实施例。应当可以理解的是，不脱离本发明的范围，可以采用其它的实施例并且可以做出结构上或者逻辑上的改变。例如，用于示出或描述一个实施例的特征能够用在其它实施例上或者与其它实施例结合而产出又一个实施例。本发明旨在包括这些修改和变化。示例使用特定的语言进行描述，不应当被解释为对所附权利要求范围的限制。附图不一定是按比例的，并且仅以说明为目的。为清楚起见，在不同的附图中相同的元件用对应的附图标记指示，除非另有说明。
术语“具有(having)”、“包括(containing、including、comprising)”等是开放式，且该术语指示所陈述的结构、元件或特征的存在，但并不排除其它的元件或特征。冠词“一(a或an)”和“该(the)”旨在包括复数形式以及单数形式，除非上下文另有明确说明。术语“电连接(electrically connected)”描述电连接的元件之间的永久低电阻连接，例如相关元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦接(electrically coupled)”包括适用于信号传输的一个或者多个介入元件可被提供在电耦接的元件之间，例如可控的以在第一状态时临时提供低电阻连接以及在第二状态时临时提供高电阻电去耦的元件。
附图通过紧接在掺杂类型“n”或“p”之后指示“-”或“+”示出相对掺杂浓度。例如，“n-”意思是其掺杂浓度低于“n”掺杂区的掺杂浓度，同时“n+”掺杂区的掺杂浓度高于“n”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可具有相同或者不同的绝对掺杂浓度.
图1A示出了半导体二极管500的一部分。半导体二极管500的半导体主体100通过单晶半导体材料制成，例如，硅(Si)、碳化硅(SiC)、锗(Ge)、锗化硅(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。
半导体主体100具有第一表面101以及与第一表面101平行的大体上平坦的第二表面102，第一表面101大体上平坦或可以由共面部分构成的平面给定。第一和第二表面101、102之间的最小距离被选择以实现半导体二极管500特定的电压阻断能力。例如，对于阻断电压在约1200V的二极管，第一和第二表面101、102之间的距离可以是90μm到110μm。
在垂直于该截面的平面，该半导体主体100可以具有边缘长度为数毫米范围内的矩形形状。垂直于第一表面101的法线定义了垂直方向，并且与该法线正交的方向为横向方向。
半导体主体100包括第一导电类型的漂移区120，位于第一表面101和漂移区120之间的第二导电类型(与第一导电类型相反)的第一电极区110，以及在漂移区120和第二表面102之间的第一导电类型的第二电极区130。第一电极区可以直接邻接第一表面101。
对于描述的实施例，第一导电类型是n型，第二导电类型是p型。因此，第一电极区110可以是阳极区，并且第二电极区130可以是阴极区。如下所示的，类似的考虑可以应用到具有为P型的第一导电类型和为n型的第二导电类型。
净掺杂浓度，即在漂移区120中的n型掺杂浓度和p型掺杂浓度之差的绝对值可以随着与第一表面101(至少在其部分的垂直宽度中)之间距离的增加而逐渐地或逐步地增加或减少。依据其他实施例，漂移区120中的净掺杂浓度可以大致均匀。对于硅器件，漂移区120中的净掺杂可以在1x 1012cm-3到1x 1015cm-3之间,例如，在5x 1012cm-3到5x 1014cm-3的范围内。对于碳化硅器件，掺杂浓度值和掺杂浓度范围可以比这里所述的示例性值高一或两个数量级。N类型第二电极区130或第二电极区130的n类型区的净掺杂浓度可以是至少1x1016cm-3,例如至少5x 1017cm-3。
第一负载电极210被与第一电极区110电连接。该第一负载电极210可以电耦接或电连接至第一负载端子L1。
第二负载电极220直接接合第二表面102和第二电极区130。第二负载电极220可以电连接至第二负载端子L2。
第一和第二负载电极210、220中的每一个可以由以下材料构成或由以下材料作为主要组成部分：铝(Al)、铜(Cu)、或铝或铜的合金，例如AlSi、AlCu或AlSiCu。依据其他实施例，第一和第二负载电极210、220中的至少一个可以包含镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、银(Ag)、金(Au)、铂(Pt)和/或钯(Pd)。例如，第一和第二负载电极210、220中的至少一个包括两个或更多个子层，每个子层包含Ni、Ti、Ag、Au、Pt、W和Pd中的一个或更多个作为主成分，例如硅化物、氮化物和/或合金。
注入效率控制区140被夹在漂移区120和第一电极区110之间。注入效率控制区140包括超结结构，该超结结构包括沿横向方向X连续布置并相互接合的第一导电类型的阻挡区142和第二导电类型的补偿区144。
被夹在第一电极区110和漂移区120之间的阻挡区142与第一电极区110形成pn结，以及与漂移区120形成n/n-同质结。阻挡区142的、沿阻挡区142的垂直延伸布置的净掺杂浓度是漂移区120的、沿接合阻挡区142的漂移区120的垂直延伸20％的平均净掺杂浓度的至少三倍，甚至是至少10倍。依据一实施例，漂移区120的、沿接合阻挡区142的漂移区120的垂直延伸20％的平均净掺杂浓度可以在1x 1012cm-3和1x 1015cm-3之间，例如，在5x 1012cm-3到5x 1014cm-3范围内。依据一实施例，沿阻挡区142的垂直延伸布置的阻挡区142的净掺杂浓度可以是1x 1015cm-3到1x 1017cm-3，例如，5x 1015到5x 1016cm-3之间。示例的掺杂剂包括磷(P)、砷(As)、硒(Se)和/或硫(S)。
在第一电极区110中的全部的掺杂量(有效电极量)被设置，从而其使得避免自第一电极区110阻挡区142之间的pn结延伸的耗尽区达到第一表面101或一接触结构，在半导体二极管500特定的操作条件下，该接触结构自第一表面101延伸进入半导体主体100。
当第一电极区110和阻挡区142之间的pn结被正向偏置时，第一电极区110将少数类型的电荷载流子通过阻挡区142注入进漂移区120。阻挡区142垂直地减少有效阳极剂量，因此减少阳极发射极效率，而无需减少第一电极区110中的实际的掺杂剂量。
当前的用于减少注入区中阳极效率的方法针对减少第一电极区110中的有效阳极剂量，例如通过减少注入剂量和/或在注入后移除第一电极区110的部分。然而，可靠控制小的阳极剂量已经证明是低良率的精密的过程。代替的，阻挡区142减少了阳极发射极效率而无需减少第一电极区110中的有效阳极剂量，从而避免了低良率的关键工艺。另外，阻挡区142可以增加对半导体主体100中的关键电流丝状事件的鲁棒性。
依据一实施例，阻挡区142还包含至少一个深能级的施主或深双施主，例如，硫和/或硒原子/离子。通过深能级的施主，该掺杂等级随温度的提升而提升，其中局部增加的掺杂等级局部地减少了阳极发射极效率，并且因此抵消在平行单元间的不均匀的电流分布。
被夹在第一电极区110和漂移区120之间的补偿区144与漂移区120和阻挡区142形成pn结，并且与第一电极区110形成p/p+-或p+/p-或p/p-同质结。补偿区144中的净掺杂浓度可以是1x 1015cm-3到1x 1017cm-3，例如，从5x 1015到5x 1016cm-3。示例的掺杂剂包括硼(B)、铟(In)、铝(Al)或镓(Ga)。
补偿区144连同阻挡区142构成超结结构以实现半导体二极管500的高反向截断电压。特别地，在反向阻断模式中，补偿的掺杂区142、144被耗尽，从而即使在携带导通电流的掺杂区中的相对高的掺杂浓度情况下，高反向截断电压也可以被实现。这个效应由于以下事实导致：当反向截断电压被施加在第一电极区110和漂移区120之间时，补偿区144和阻挡区142从补偿区144和阻挡区142之间垂直的pn结开始耗尽。由于沿横向方向的本征电场(除了被施加在第一电极区110和漂移区120之间的电场)，高的反向截断电压可以被实现。
如图1A所示，阻挡区142可以包括多个阻挡区142，并且补偿区144可以包括多个补偿区144，其被布置为平行于第一表面101和/或第二表面102，并且被进一步布置在与流过半导体二极管500的电流正交的方向。阻挡区142和补偿区144以交替的方式被布置，从而阻挡区142中的每个与两个补偿区144直接相邻，其中阻挡区142中的一个与相邻的补偿区144之间的边界可以是平行于与第一表面101和/或第二表面102正交的垂直方向。
如图1B所示，补偿区144可以与阻挡区142以交替的方式沿横向方向被布置为条状，其还可以被布置为条状并相邻或环绕补偿区144。
如图1C所示，补偿区144也可以被布置为等间隔的列或行中的规律的、矩阵类图形的单元，其中，补偿区144与阻挡区142相邻或由阻挡区142包围。依据另一实施例，补偿区和阻挡区144、142的布置可以与图1C相反，即阻挡区144与补偿区142相邻或由补偿区142包围。虽然多数的阻挡区142和补偿区144在图1A的截面图中被现实，但是阻挡区142相连接的也是可能的，例如在边缘终止区(edge termination region)以形成连续的阻挡区142(图1B和图1C中的)。相同的也可以被应用于补偿区144。阻挡区142和补偿区144也可以被以不同的方式布置，阻挡区142与第一电极区110和漂移区120电连接并且直接与补偿区144相邻或沿垂直方向直接紧靠补偿区144。阻挡区142和补偿区144另外的布置因此可以被提供，符合存在于阻挡区142和补偿区144之间的横向的本征电场的要求以形成超结结构。
沿垂直方向，阻挡区142和补偿区144从第一电极区110和注入效率控制区140之间的第一边界表面112延伸进入半导体主体100到达注入效率控制区140和漂移区120之间的第二边界表面122，具有垂直延伸Dk。依据一实施例，阻挡区142和补偿区144均具有相同的垂直延伸Dk。因此，阻挡区142和补偿区144的底侧在相同的垂直高度上。阻挡区142和补偿区144可以具有不同的深度，阻挡区142与第一电极区110和漂移区120均形成电连接，并且还与补偿区144直接连接。
如图1A所示，阻挡区142在横向方向具有宽度LB，并且补偿区144在横向方向具有宽度LC。在一实施例中，阻挡区142和补偿区144在横向方向上均具有相同的宽度LB、LC。在另一实施例中，相较于阻挡区142的宽度，补偿区144可以具有小的宽度，其中阻挡区142和阻挡区144的沿横向方向的宽度比可以大于2，大于3或大于5。在另一实施例中，阻挡区142可以具有相对于补偿区144宽度小的宽度，其中，沿补偿区144和阻挡区142的横向方向的宽度比可以大于2，大于3或大于5。阻挡区142实现了半导体二极管500的p-发射极效率的减少，其中阻挡区142装备有补偿区144，以补偿半导体二极管500的电压截断能力的减少。
图2是半导体二极管500的一部分的截面图，其包括具有第一电极区110的有源区300以及具有边缘终止结构410的边缘终止区400。边缘终止结构410可以是场板结构、结终端延伸(JTE)结构、横向掺杂变化(VLD)结构或另一种适合于形成半导体二极管500的边缘终止的结构。被夹在漂移区120和第一电极区110之间的注入效率控制区140邻接被夹在第一电极区110和漂移区120之间的补偿区144’，并且补偿区144’还被布置为横向地覆盖边界区，该边界区包括有源区300的具有第一电极区110的一部分以及边缘终止区400的具有边缘终止结构410的一部分。因此，超结结构横向地覆盖在包括第一电极区110的有源区300和边缘终止结构410之间的边界。补偿区144’不仅在横向的第一边界表面区域112还可以在垂直的边界表面区域114处邻接第一电极区112，还可以接触到边缘终止结构410以为半导体二极管500的有源区300形成边缘终止结构。通过提供在有源区300和边缘终止区400之间的边界区中的修改的补偿区144’，可以实现在导通状态半导体二极管的边缘区中的电荷载流子等离子的减少，从而在突然切换的操作中避免动态雪崩。
图3A到3F中，半导体二极管500的多个实施例被示出。虽然该些实施例在不同的图3A到3F中被示出，如果没有明确地被排除，这些图中示出的特征也可以任意地被接合。
如图3A所示，阻挡区142和补偿区144的垂直深度和横向宽度可以相等。另外，阻挡区142和补偿区144的净掺杂浓度也可以相等，从而所有阻挡区142中的掺杂剂的全部净含量全部地或基本上全部地被所有补偿区144中的掺杂剂的全部净含量补偿。依据一实施例，阻挡区142中的掺杂剂净含量和补偿区144中的掺杂剂净含量之间相差小于10％或甚至小于5％。阻挡区142和补偿区144还可以被以不同的方式布置，如果在所有的阻挡区142(假设第一导电类型为n型)中的施主的所有含量被所有的补偿区144中的受主的所有含量全部补偿。
如图3B和3C所示，所有阻挡区142中的掺杂剂的全部净含量可以大于所有补偿区144中的掺杂剂的全部净含量。在阻挡区142是n型且补偿区144是p型的情况下，在每个阻挡区142中的施主的全部净含量超额补偿每个补偿区144中的受主的全部净含量，并且导致注入效率控制区140中的过量的施主。
由阻挡区142中的施主造成的补偿区144中的受主的过补偿可以被实现，因为阻挡区142中的每个中的净掺杂浓度大于补偿区144中的每个中的净掺杂浓度，同时两类区142、144中的每个具有相同的宽度和深度或可比的结构，如图3B所示。
由施主进行的受主的过补偿也可以通过向即使具有不同结构的阻挡区142和补偿区144提供相反导电类型的相等的净掺杂浓度来实现。如图3C所示，阻挡区142和补偿区144具有不同的横向宽度但具有相同的相反导电类型的净掺杂浓度。虽然由施主引起的受主的过补偿在图3B和3C中显示，依据其他实施例的由受主引起的施主的过补偿也是可能被提供的。
如图3D所示，第一电极区110的净掺杂浓度包括横向的变化，例如，第一电极区110的、直接邻接阻挡区142的第一区116的净掺杂浓度可以大于第一电极区110的、直接邻接补偿区144的第二区118的净掺杂浓度。第一电极区110的第一区116和第二区118邻接第一电极区110和注入效率控制区140之间的第一边界表面区域112并且朝向第一表面101延伸进入第一电极区110。第一区116和第二区118可以延伸进第一电极区110相同的深度。第一区116和第二区118也可以具有不同的深度。另外，第一区116和第二区118中的一个或两个可以完全延伸至第一表面101。此外，可以提供从第一表面101到第一边界表面区域112的净掺杂浓度中的逐渐变化。
在图3E中，依据另一实施例的半导体二极管500的截面图被示出。在该实施例中，净掺杂浓度具有垂直的变化，并且补偿区144的邻接漂移区120的第一区144a的净掺杂浓度大于补偿区144的邻接第一电极区110的第二区144b的净掺杂浓度。虽然具有不同净掺杂浓度的位于第一区144a和第二区144b之间的边界表面在图3E中显示，在具有更高净掺杂浓度的第一区144a向具有较低净掺杂浓度的第二区144b之间的转变可以逐渐地被提供。从较低净掺杂浓度向具有较低高掺杂浓度的转变也可以被提供在更接近漂移区120的较低部分中或更接近第一电极区110的较上部分中。
如图3F所示，补偿区144的邻接漂移区120的第一区144a的横向宽度可以大于补偿区144的邻接第一电极区110的第二区144b的横向宽度。如图3E中所示的净掺杂浓度特性的分布和图3F中所示的补偿区144的横向宽度的分布也可以任意地结合以优化具有注入效率控制区140的半导体二极管500的特性，该注入效率控制区140被夹在第一电极区110和漂移区120之间。
图4A到4C示出了包含补偿区144的结构的仿真，该补偿区144具有图3F中所示的横向延伸的补偿区。
如图4A所示，补偿区位于左侧(x<40μm)的较低部分且在较上部分(y<2μm)慢慢向左侧(x<40μm)变狭。漂移区在较低部分(y>4.5μm)中，并且第一电极区在较上部分(y<1μm)。图4B和4C显示了具有静态正向特性的模拟图形(图4C是图4B的细节图)，其中以圆圈标出的曲线与穿过完整结构的电流有关(左轴指示了电流IF(A))，以十字标出的曲线与补偿区144中的净电流密度(右轴指示了电流密度j(A/cm2))有关，并且以三角形标出的曲线与补偿区之间的净电流密度(右轴指示了电流密度j(A/cm2))有关。
通过提供图3F中示出的结构，沿横向方向的电压降在高电流处被提升，从而超出位于补偿区144和漂移区120之间的pn结处的扩散电压的值，这导致了补偿区144的进入漂移区120的强烈的空穴注入。这种结构的模拟在图4A到4C中显示。对于低于200A/cm2的电流密度，更多的电流在补偿区144之间的区域流动，其变为更大的电流密度。依据一实施例，补偿区144的邻接第一电极区110的第二区144b被提供以补偿电流方向的电场，并且补偿区144的邻接漂移区120的第一区144a被提供以补偿电流方向的电场并且额外地提供在高电流处进入漂移区120的高空穴注入，第一区144a具有比第二区144b更大的横向宽度。这允许了浪涌电流鲁棒性的提升。
图5A到5E描述了补偿区144的不同结构，以及产生的半导体二极管特性。在细节中，图5A显示了没有阻挡区的均匀补偿区的结构(1)，结构(2)显示了在净掺杂浓度中具有垂直变化且不具有阻挡区的补偿区，结构(3)显示了在净掺杂浓度中具有垂直变化且具有阻挡区的补偿区。对于不同的结构(1)到(3)的该掺杂浓度分布在图5A被描述。
图5B和图5C显示了静电势(图5B)以及电子密度(图5C)相对于延伸进入半导体主体的深度Y的示意图。因此，补偿区的变化的横向尺寸和/或净掺杂浓度和阻挡区的布置允许阳极效率的预期的调整。
图5D和图5E显示了三种结构(1)、(2)和(3)的静态正向特性。如图5D所示，当将结构从结构(1)改变至结构(2)再至包括阻挡区的结构(3)时，电流特性IF被转移到更大的正向电压VF。图5D的细节图在图5E中示出，图5E描述了0.7V到1.5V的电压范围。
半导体二极管500的特性的对阻挡区的净掺杂浓度的依赖性在图6中被示出。
通过提供补偿区144中沿垂直方向的变化的净掺杂浓度，流过补偿区144的电流可以被充分地减小。发射极注入效率因此被减少。兼顾措施(both measures)，提供的阻挡区142和补偿区144的邻接第一电极区110的具有相对低的净掺杂浓度的第二区144b，导致半导体二极管的正向特性在正向电压方向中，强烈地变化。如果该正向电压应该被保持恒定，图3E示出的结构和图5A中的结构(3)提升补偿区的均匀掺杂，从而空间电荷区的额外的动态穿通现象被避免。
图7显示了依据一实施例的一种制造半导体主体中半导体二极管的方法，该半导体主体包括第一导电类型的漂移区。在过程特征S100中，在半导体主体的第一表面处，半导体主体中的第二、相反导电类型的第一电极区被形成。在过程特征S110处，漂移区和第一电极区之间的超结结构被形成，其中该超结结构包括沿横向方向连续地布置并且相互直接邻接的第一导电类型的阻挡区和第二导电类型的补偿区。阻挡区的、沿阻挡区的垂直延伸的平均净掺杂浓度是漂移区的、与阻挡区邻接的沿漂移区的垂直延伸的20％的平均净掺杂浓度的至少三倍。
在图8A到8D中，依据一实施例的半导体二极管500的制造方法将参照所选的过程的截面图来描述。在该方法中，形成阻挡区142的过程包括将第一导电类型的掺杂剂通过第一表面101引入半导体主体100中，其中，该掺杂剂的扩散常数大于第一电极区110的其它掺杂剂的扩散常数。
可以在图8A和8B中观察到，第一导电类型的阻挡层140a在半导体100中被形成在漂移区120上，例如通过外延生长或沉积。阻挡层140a也可以通过将第一导电类型的掺杂剂引入到漂移区120中，从而阻挡层140a的沿阻挡层140a的垂直延伸的平均净掺杂浓度是漂移区的沿漂移区120的邻接阻挡层140a的垂直延伸的20％的平均净掺杂浓度的至少三倍。
如图8C和8D所示，第二导电类型的第一电极层110a被形成在阻挡层140a上。另外，包括第二导电类型的掺杂剂的掺杂剂源区111被形成在位于第一电机层110a上的第一表面101上，其中该掺杂剂的扩散常数比第一电极层110a其他的掺杂剂的扩散常数大。在后续的扩散步骤中，补偿区144由掺杂剂源区111的掺杂剂的通过第一表面101扩散进入阻挡层140a而形成，从而形成在被夹在第一电极区110和漂移区120之间的注入效率控制区140中的交替的阻挡区142和补偿区144。
在图9A到9F中，依据另一实施例的半导体二极管500的制造方法将参照所选的过程的图解的截面图来说明。在该过程中，形成该超结结构刻包括在第一表面形成半导体主体100中的沟槽140b，并且将掺杂剂通过沟槽140b引入到半导体主体100中。
如图9A中，漂移区120被形成在半导体主体100中。如9B所示，沟槽140b被形成在半导体主体100中，其中半导体主体100的将被形成为阻挡层142的部分被去除。
如图9C或9D所示，掺杂区140c被形成在半导体主体100中，并邻接沟槽140b的内沟槽壁以通过倾斜离子注入过程(图9C)或通过等离子掺杂过程(图9D)来形成补偿区144。
如图9C所示，掺杂剂被引入到半导体主体100的通过倾斜离子注入过程对沟槽140b的侧壁进行加衬的层。为经由沟槽140b的侧壁对半导体主体100掺杂并向下至沟槽140b的底部部分，注入角度应该参照沟槽140b的纵横比来选择。在所描述的示例中，由于沟槽140b的相对侧被半导体主体100遮蔽，仅沟槽140b的一个横向侧被掺杂。沟槽140b的相对侧还可以通过在不同的角度上重复上述的倾斜离子注入过程来被掺杂。
在图9D中示出的另一实施例中，在半导体主体100的图形化部分中，掺杂剂经由沟槽140b的侧壁通过等离子掺杂过程被均匀地引入。经由沟槽140b的侧壁的阻挡层140a的等离子掺杂允许在低能量的条件下高剂量地注入，并且又称为等离子掺杂(plasma doping，PLAD)或等离子浸没(plasma immersion ion implantation，PIII)。这些方法允许在沟槽侧壁处的阻挡层140a的精确掺杂。在沟槽侧壁处的阻挡层140a的适形掺杂可以通过施加电压至由包括掺杂气体的射频(RF)等离子包围的衬底来实现。离子和中性原子之间的碰撞和半导体主体的偏置导致允许在沟槽侧壁之上的均匀掺杂的掺杂剂的宽环形分布。
当利用PLAD掺杂时，具有沟槽140b的半导体主体100被暴露给包括离子掺杂剂的等离子。这些离子通过指向半导体主体100的电场被加速，并且被注入进半导体主体100的暴露的表面中。注入的剂量可以通过DC电压脉冲(例如，负电压脉冲)来被调整或控制。法拉第系统允许调整或控制该剂量。两组线圈，即水平线圈和垂直线圈允许产生该等离子并且保持其均匀(homogeneous)。离子密度可以通过线圈和衬底之间的距离来被调整。垂直线圈和水平线圈之间的相互作用允许调整或控制均匀性和离子密度。
掺杂剂进入阻挡层140a的穿透深度和注入剂量可以通过在半导体主体100和环绕其的保护环之间所施加的脉冲的DC电压被调整。
依据一实施例，通过等离子掺杂来掺杂半导体主体100包括经由侧壁将掺杂剂引入阻挡层140a中，掺杂的剂量在5x1011cm-2至3x1013cm-2范围中，或在1x 1012cm-2到2x1013cm-2的范围中。该相对低的剂量要求对通常使用的脉冲DC电压进行修改。超过1015cm-2的通常剂量被通过这些技术来注入。依据一实施例，DC电压脉冲的脉冲间距被调整为100μs到10ms，特别是在500μs到5ms之间。例如，DC电压脉冲上升时间被设置为小于0.1μs的值。依据一实施例，脉冲宽度在0.5μs到20μs之间，或在1μs到10μs之间。
在图9E中的扩散步骤中，补偿区144在热处理和激活步骤中被形成。另外，阻挡区142被形成在补偿区144之间，例如，通过外延生长或沉积，从而填充该沟槽，并且如图9F所示，第一电极区110被形成在注入效率控制区140上，该注入效率控制区140包括阻挡区142和补偿区144。
在图10A到10C中，依据另一实施例的制造半导体二极管500的方法根据所选择的过程的图示的截面图来描述。在该过程中，形成超结结构还包括在漂移区120上形成半导体层140d，并且通过掩模140f注入n型掺杂剂和p型掺杂剂中的至少一种至半导体层140d中。
如图10A和10B中所示，半导体层140d通过外延生长被沉积在半导体主体100中的漂移区120上，并且然后掺杂区140e通过掩模140f被形成在半导体层140d中，例如通过离子注入。当在掺杂区140e中形成阻挡层142时，掺杂区140e可以是第一导电类型。当在掺杂区140e中形成补偿区144时，掺杂区140e可以是第二导电类型。如图10B所示，仅仅第一或第二导电类型的掺杂区在形成第二或第一相反导电类型的外延半导体层140d之后通过分别掩模形成。通过掩模形成本征或轻掺杂外延层和引入第一和第二导电类型的掺杂区以分别形成阻挡层140a中的阻挡区和补偿区142、144也是可能的。如图10C所示，在激活步骤后，第一电极区被形成在注入效率控制区140上以形成阻挡区142和补偿区144。
在图11A至11E中，依据另一实施例的半导体二极管500的制造方法将结合所选择的过程的图示的截面图来被描述。
如图11A到11C所示的，第一导电类型的阻挡层140a被形成在半导体主体100中的漂移区120上，例如通过外延生长或沉积或通过离子注入或掺杂剂的内扩散。阻挡层140a还可以通过将第一导电类型的掺杂剂引入到漂移区120中，从而阻挡层140a的沿阻挡层140a的垂直延伸的平均净掺杂浓度是漂移区的沿漂移区120邻接阻挡区层140a的垂直延伸的20％的平均净掺杂浓度的至少三倍。第二导电类型的第一电极区110被形成在半导体主体100中，并直接邻接阻挡层140a，例如通过外延生长或沉积。第一电极区110还可以通过将第二导电类型的掺杂引入到半导体主体100中来在半导体主体100中形成。
如图11D所示，深注入过程被执行以将掺杂剂通过第一电极区110引入到阻挡层140a，从而形成掺杂区140g。在激活步骤后，如图11E所示，阻挡区142和补偿区144被形成在阻挡层140a中以形成夹在第一电极区110和漂移区120之间的注入效率控制区140。虽然第二导电类型的掺杂剂的进入阻挡区层140a的注入被显示，以形成阻挡区144，在阻挡层140a中注入第一导电类型的掺杂剂以形成阻挡区142也是可能的，其中阻挡层140a的导电类型与所注入的掺杂剂的导电类型相反。采用掩模140h来执行的深注入步骤的能量可以例如在1到3MeV。
依据一实施例，由于注入效率控制区140中的阻挡区142局部地减少发射极注入效率，半导体二极管使得掺杂浓度和/或发射极区的注入深度提升，而无需具有过多的切断功率损耗的增多。因此，相对于宇宙辐射(cosmic radiation)，峰值电流抵抗率和鲁棒性被增强。
虽然特定的实施例已在本文中进行了说明和描述，但在不脱离本发明范围的情况下，本领域的普通技术人员将会领会到各种替代的和/或等效的实现方式可替代所示的和所描述的特定实施例。本申请旨在涵盖本文所讨论的特定实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。

Claims (22)

1.一种半导体二极管，包括：
半导体主体，其包括位于第一导电类型的漂移区和第二、相反导电类型的第一电极区之间的注入效率控制区，所述注入效率控制区包括：
超结结构，其包括沿横向方向连续地布置且彼此直接邻接的所述第一导电类型的阻挡区以及第二导电类型的补偿区；
其中，所述阻挡区的、沿所述阻挡区的垂直延伸的平均净掺杂浓度是所述漂移区的、沿与所述阻挡区邻接的所述漂移区的垂直延伸的20％的平均净掺杂浓度的至少三倍。
2.如权利要求1所述的半导体二极管，其中所述阻挡区的底侧和所述补偿区在同一垂直高度上。
3.如权利要求1所述的半导体二极管，其中阻挡区的底侧和所述第一电极区之间的距离小于所述补偿区的底侧和所述第一电极区之间的距离的80％。
4.如权利要求1所述的二极管，其中所述阻挡区和所述补偿区均具有沿横向方向的相同的宽度。
5.如权利要求1所述的半导体二极管，其中所述阻挡区和所述补偿区之间的沿横向方向的宽度比大于2。
6.如权利要求1所述的半导体二极管，其中所述补偿区和所述阻挡区沿横向方向的宽度比大于2。
7.如权利要求1所述的半导体二极管，其中所述超结结构横向地覆盖在包括所述第一电极区的有源区和边缘终止结构之间的边界。
8.如权利要求1所述的半导体二极管，其中所述第一电极区是阳极区。
9.如权利要求1所述的半导体二极管，其中所述补偿区的净掺杂浓度大于1x 1016cm-3。
10.如权利要求1所述的半导体二极管，其中所述阻挡区的净掺杂浓度大于1x 1016cm-3。
11.如权利要求1所述的半导体二极管，其中所述阻挡区中的掺杂剂的净含量和所述补偿区中的掺杂剂的净含量之间相差小于10％。
12.如权利要求11所述的半导体二极管，其中所述阻挡区和所述补偿区具有不同的横向宽度。
13.如权利要求1所述的半导体二极管，其中所述第一电极区的净掺杂浓度包括横向的变化，并且所述第一电极区的直接邻接所述阻挡区的第一区的净掺杂浓度小于所述第一电极区的直接邻接所述补偿区的第二区的净掺杂浓度。
14.如权利要求1所述的半导体二极管，其中所述第一电极区的净掺杂浓度包括横向的变化，并且所述第一电极区的直接邻接所述阻挡区的第一区的净掺杂浓度大于所述第一电极区的直接邻接所述补偿区的第二区的净掺杂浓度。
15.如权利要求1所述的半导体二极管，其中净掺杂浓度包括垂直的变化，并且所述补偿区的直接邻接所述漂移区的第一区的净掺杂浓度大于所述补偿区的直接邻接所述第一电极区的第二区的净掺杂浓度。
16.如权利要求1所述的半导体二极管，其中所述补偿区的直接邻接所述漂移区的第一区的宽度大于所述补偿区的直接邻接所述第一电极区的第二区的宽度。
17.一种制造半导体主体中的半导体二极管的方法，所述半导体主体包括第一导电类型的漂移区，所述方法包括：
在所述半导体主体的第一表面处形成半导体主体中的第二、相反导电类型的第一电极区；
在所述漂移区和所述第一电极区之间形成超结结构，所述超结结构包括被沿横向方向连续地布置并且相互邻接的所述第一导电类型的阻挡区以及所述第二导电类型的补偿区；
其中，所述阻挡区的、沿所述阻挡区的垂直延伸的平均净掺杂浓度是所述漂移区的、沿所述漂移区的邻接所述阻挡区的垂直延伸的20％的平均净掺杂浓度的至少三倍。
18.如权利要求17所述的方法，其中形成阻挡区包括：
将所述第一导电类型的掺杂剂通过所述第一表面引入至所述半导体主体中，其中，所述掺杂剂的扩散常数大于所述第一电极区的其他掺杂剂的扩散常数。
19.如权利要求17所述的方法，其中形成所述超结结构还包括：
在所述第一表面处形成所述半导体主体中的沟槽；
通过所述沟槽的侧壁将掺杂剂引入至所述半导体主体中。
20.如权利要求19所述的方法，其中所述掺杂剂通过等离子掺杂、倾斜离子注入以及扩散中的至少一个过程来引入。
21.如权利要求19所述的方法，其中形成所述超结结构还包括：
在所述漂移区上形成半导体层；以及
将n类型的掺杂剂和p类型的掺杂剂中的至少一种通过掩模注入到所述半导体层中。
22.如权利要求17所述的方法，其中形成所述超结结构还包括：
以1MeV到3MeV之间的注入能量来注入n类型的掺杂剂和p类型的掺杂剂中的至少一种。
CN201510179179.6A 2014-04-16 2015-04-15 半导体二极管 Active CN105006489B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/253,920 2014-04-16
US14/253,920 US9093568B1 (en) 2014-04-16 2014-04-16 Semiconductor diode

Publications (2)

Publication Number Publication Date
CN105006489A CN105006489A (zh) 2015-10-28
CN105006489B true CN105006489B (zh) 2018-04-17

Family

ID=53638536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510179179.6A Active CN105006489B (zh) 2014-04-16 2015-04-15 半导体二极管

Country Status (3)

Country Link
US (1) US9093568B1 (zh)
CN (1) CN105006489B (zh)
DE (1) DE102015105718A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6217700B2 (ja) * 2015-07-21 2017-10-25 トヨタ自動車株式会社 ダイオード
DE102016117723A1 (de) * 2016-09-20 2018-03-22 Infineon Technologies Ag Diodenstruktur eines Leistungshalbleiterbauelements
CN109638083B (zh) * 2018-12-29 2024-04-05 捷捷半导体有限公司 一种快恢复二极管及其制备方法
EP3748689A1 (en) * 2019-06-06 2020-12-09 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device and method of producing the same
CN112820644B (zh) * 2020-12-31 2023-08-15 扬州扬杰电子科技股份有限公司 一种高阻断电压的氮化镓pn二极管及制备方法
EP4095888A1 (en) * 2021-05-28 2022-11-30 Hitachi Energy Switzerland AG Semiconductor device having a reduced concentration of carbon vacancies and method for manufacturing a semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6673679B1 (en) * 1999-01-11 2004-01-06 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
CN103594523A (zh) * 2013-11-07 2014-02-19 哈尔滨工程大学 双层超结肖特基二极管

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4310444C2 (de) 1993-03-31 1995-05-11 Semikron Elektronik Gmbh Schnelle Leistungsdiode
DE69328932T2 (de) * 1993-12-13 2000-12-14 Cons Ric Microelettronica Integrierte aktive Klammerungsstruktur für den Schutz von Leistungshalbleiterbauelementen gegen Überspannungen
DE4410444C2 (de) 1994-03-25 1998-02-26 Framatome Connectors Int LWL-Stecker
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
DE19740195C2 (de) 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
GB0107408D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP4119148B2 (ja) * 2002-04-02 2008-07-16 株式会社東芝 ダイオード
US20050275065A1 (en) * 2004-06-14 2005-12-15 Tyco Electronics Corporation Diode with improved energy impulse rating
US7045830B1 (en) * 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
US8110869B2 (en) * 2005-02-11 2012-02-07 Alpha & Omega Semiconductor, Ltd Planar SRFET using no additional masks and layout method
JP2010199480A (ja) 2009-02-27 2010-09-09 Fuji Electric Systems Co Ltd 超接合ショットキーダイオード
US8933506B2 (en) 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
DE102011080258A1 (de) 2011-08-02 2013-02-07 Robert Bosch Gmbh Super-Junction-Schottky-Oxid-PiN-Diode
US9324625B2 (en) * 2012-05-31 2016-04-26 Infineon Technologies Ag Gated diode, battery charging assembly and generator assembly

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6673679B1 (en) * 1999-01-11 2004-01-06 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
CN103594523A (zh) * 2013-11-07 2014-02-19 哈尔滨工程大学 双层超结肖特基二极管

Also Published As

Publication number Publication date
US9093568B1 (en) 2015-07-28
DE102015105718A1 (de) 2015-10-22
CN105006489A (zh) 2015-10-28

Similar Documents

Publication Publication Date Title
CN105006489B (zh) 半导体二极管
US10325996B2 (en) Method for producing a doped semiconductor layer
JP7215898B2 (ja) ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスの形成方法
CN104779303B (zh) 一种垂直型恒流二极管及其制造方法
US20090179297A1 (en) Junction barrier schottky diode with highly-doped channel region and methods
EP3033771B1 (en) Edge termination structures for high voltage power devices and methods of manufacturing the same
US20090289262A1 (en) Junction barrier schottky diodes with current surge capability
US8927999B2 (en) Edge termination by ion implantation in GaN
CN104638023B (zh) 一种垂直型恒流二极管
US9478606B2 (en) SiC transient voltage suppressor
CN110890362B (zh) 低导通电压碳化硅整流器
JP6705944B2 (ja) パワーデバイス及びその製造方法
CN106486330B (zh) 粒子辐照设备、束改性装置和含结终端延伸区的半导体件
JP2014236171A (ja) 半導体装置およびその製造方法
CN106575654B (zh) 半导体装置中的简易电荷平衡
US9761706B2 (en) SiC trench transistor and method for its manufacture
US9209027B1 (en) Adjusting the charge carrier lifetime in a bipolar semiconductor device
KR20130049919A (ko) 실리콘카바이드 쇼트키 배리어 다이오드 소자 및 이의 제조 방법
US11094779B2 (en) Semiconductor device having an edge termination region comprising a first edge termination region of a second conductivity type adjacent to a second edge termination region of a first conductivity type
CN102986033A (zh) 碳化硅双极结晶体管的电导率调制
US8723218B2 (en) Silicon carbide rectifier
CN105576041B (zh) 用于具有双区基极的瞬时电压抑制设备的结构和方法
CN111164759B (zh) 具有高电流容量的馈线设计
US9252293B2 (en) Trench field effect diodes and methods of manufacturing those diodes
WO2017135940A1 (en) Sic transient voltage suppressor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant