CN104979164B - 于晶格不匹配半导体基板上的无缺陷松弛覆盖层 - Google Patents

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Abstract

本发明涉及于晶格不匹配半导体基板上的无缺陷松弛覆盖层，其中，在半导体基板(例如，硅)上面提供无缺陷松驰半导体覆盖层(例如，外延硅锗)，其具有约80％以上的应变松驰程度以及约100/cm2以下的非零贯穿差排密度。该基板与该覆盖层间存在晶格不匹配。该覆盖层也有可小于约0.5微米的非零厚度。实现该应变松驰程度及贯穿差排藉由暴露在基板上的初始半导体层的表面处或附近的缺陷(亦即，经由选择性蚀刻暴露缺陷以及填入生成的任何空隙)，平坦化该经填入表面，以及在经平坦化、填入的该表面上产生也被平坦化的覆盖层(例如，成长外延)。

Description

于晶格不匹配半导体基板上的无缺陷松弛覆盖层
技术领域
本发明大体有涉及半导体结构及其制造。更特别的是，本发明涉及一种半导体结构以及一种用以制作有半导体层在基板上的该半导体结构的方法，该层有约80％以上的应变松驰程度以及约100/cm2以下的贯穿差排密度(threading dislocation density)。
背景技术
半导体基板上的应变松驰半导体材料，例如硅基板上的硅锗，在电子及光电装置有许多潜在应用。为了实际应用，最好该层具有高应变松驰程度，低贯穿差排密度，以及平滑的表面。此外，最好也最小化层厚，因为随着层厚增加，生产成本也上升以及出现重大的技术问题，例如与材料关连的不良导热性。根据实验结果及理论模型，这些所欲特性常常自我矛盾。例如，实验结果及理论模型指出硅锗在硅基板上的应变松驰程度取决于硅锗的层厚，该层愈厚，则应变松驰程度愈高。预料只有极薄的薄膜才有高应变松驰程度(约90％)，但是就成本而言，这不实际。同样，贯穿差排密度(TDD)显示为硅锗层厚的函数，从而TDD随着硅锗层厚增加而减少。结果，在硅基板上制造有适于装置应用的高应变松驰程度及低TDD的薄硅锗是件挑战。
因此，有高应变松驰程度、低TDD及减少层厚的应变松驰半导体层需要具有成本效益、量产可行的制造技术。
发明内容
在一方面，提供一种制造半导体结构的方法，可克服先前技术的缺点以及有额外优点。该方法包括：提供一起始半导体结构，该结构包括：一半导体基板，包含至少一第一半导体材料，以及在该基板上由至少一第二半导体材料组成的一第二层。该基板与该第二层间存在晶格不匹配(lattice mismatch)，以及至少一缺陷出现且可暴露于该第二层中。该方法更包括：暴露该至少一缺陷，填入(fill-in)该第二层中由该暴露步骤产生的任何空隙(void)，以及在该填入步骤后，用一半导体覆盖层覆盖该第二层。该覆盖层有约80％以上的应变松驰程度以及约100/cm2以下的非零(non-zero)贯穿差排密度。
根据另一方面，提供一种半导体结构。该结构包含一半导体基板，包含至少一第一半导体材料，在该基板上由至少一第二半导体材料组成的一第二层，以及在该第二层上的一半导体覆盖层。该基板与该覆盖层间存在晶格不匹配，以及该覆盖层有约80％以上的应变松驰程度以及约100/cm2以下的非零贯穿差排密度。
由以下本发明各种方面结合附图的详细说明可明白以上及其他的本发明的目标、特征及优点。
附图说明
图1是根据本发明的一或更多方面的起始半导体结构的一范例的横截面图，它在基板上方的半导体层中有一或更多可暴露缺陷。
图2是根据本发明的一或更多方面图示图1图结构于暴露缺陷(或数个)之后的一范例。
图3是根据本发明的一或更多方面图示图2结构在沉积一层填料材料于暴露缺陷(或数个)上面后的一范例。
图4是根据本发明的一或更多方面图示图3结构于移除在经填入暴露缺陷(或数个)上面的填料层及平坦化后的一范例。
图5是根据本发明的一或更多方面图示图4结构于建立半导体材料的覆盖层后的一范例。
图6是根据本发明的一或更多方面图示图5结构于覆盖层平坦化后的一范例。
符号说明
102 基板 104、112 层
106 缺陷 108、120 表面
110 空隙 114 已填空隙
115 平坦化表面 116 半导体材料层
118 小凹痕 122 无缺陷表面。
具体实施方式
以下用图示于附图的非限定性范例更详细地解释本发明的数个方面及其一些特征、优点及细节。省略习知材料、制造工具、加工技术等等的描述以免不必要的模糊本发明的细节。不过，应了解，尽管详细说明及特定范例指出本发明的数个方面，然而它们皆仅供图解说明而不是用来限制。熟谙此艺者显然由本揭示内容可明白在本发明概念的精神及/或范畴内有各种取代、修改、附加及/或配置。
可应用如用于本专利说明书及权利要求书中的近似语以修饰允许改变而不导致相关基本功能改变的任何数量表示法。因此，用一用语或数个用语修饰的数值，例如"大约"不受限于指定的确切数值。在某些情况下，该近似语可对应至用于测量该数值的仪器的精确度。
用于本文的术语是只为了要描述特定实施例而非旨在限制本发明。如本文所使用的，英文单数形式"a"、"an"和"the"也旨在包括复数形式，除非上下文中另有明确指示。更应该理解，用语"包括(comprise)"(以及任何形式的包括，例如"comprises"及"comprising")、"具有(have)"(以及任何形式的具有，例如"has"及"having")、"包含(include)"(以及任何形式的包含，例如"includes"及"including")以及"含有(contain)"(以及任何形式的含有，例如"contains"及"containing")都是开放的连系动词。结果，"包括"、"具有"、"包含"、"含有"一或更多步骤或元件的方法或装置拥有该一或更多步骤或元件，但是不限于只有该一或更多步骤或元件。同样，"包括"、"具有"、"包含"、"含有"一或更多特征的方法步骤或装置元件拥有该一或更多特征，但是不限于只有该一或更多特征。此外，用某一方式组态而成的装置或结构至少是用该方式组态，但是也可用未表列的方式来组态。
如本文所使用的，在使用用语"连接(connect)"提及两个实体元件时意指这两个实体元件直接连接。不过，用语"耦合(couple)"可意指直接连接或通过一或更多中间元件的连接。
如本文所使用的，用语"可能"及"也许"表示在一组情况内可能发生；拥有指定性质、特性或功能；及/或限定另一动词，其藉由表达与受限动词关连的能力、性能或可能性中的一或更多。因此，使用"可能"及"也许"指出一修饰用语明显适合、能够或适用于被指涉性能、功能或用法，同时考虑到在有些情况下，该修饰用语有时可能不适合、能够或适用。例如，在有些情况下，可预期一事件或性能，同时在其他情况下，该事件或性能不会发生，因此用"可能"及"也许"反映这种区别。
以下参考为求容易了解而不按照比例绘制的附图，附图中相同或类似的组件用相同的元件符号表示。
图1是起始半导体结构的一范例的横截面图，它在基板表面上或附近的半导体层中有一或更多缺陷。该起始结构包括由第一半导体材料组成的基板102以及由第二半导体材料组成的层104。该基板的半导体材料可包含任何适当半导体材料，例如，硅(Si)、砷化镓(GaAs)或磷化铟(InP)。此外，该基板可为块状基板(例如，晶圆)。该第二半导体材料层包含一或更多半导体材料以及与该基板晶格不匹配。可能第二半导体材料的范例大体包括来自元素周期表的III-V族的一或更多半导体材料，例如，硅锗(SiGe)、锗(Ge)、砷化铟镓(InGaAs)、碲化镉(CdTe)、或碲化汞镉(CdHgTe)。如图1所示，层104中存在一或更多缺陷，包括在第二半导体材料层的正面108的缺陷106。通常，该等缺陷在沿着该层或膜的深度分布，其密度通常由基底(亦即，与基板102的介面)至表面递减。不过，就本发明的目的而言，只着眼在相关表面处或附近的缺陷而且在此被称为"可暴露(exposable)"。如本文所使用的，用语"缺陷"或"数个缺陷"指晶格结构中的一或更多差排(例如，贯穿差排)或不规则性。
图2是图示图1结构在暴露缺陷(或数个)106之后的一范例。暴露缺陷(或数个)指实际移除层104表面108在覆盖该缺陷的区域中的材料，留下空隙110以及暴露该等缺陷。较佳地，最小化被移除的材料，同时仍暴露该缺陷。例如，可用干蚀刻或对缺陷有选择性的湿蚀刻实现缺陷暴露(亦即，移除层104中覆盖给定缺陷的材料)。熟谙此艺者应了解，有缺陷区域的蚀刻明显快于没有缺陷的区域；因此，该蚀刻被视为对于缺陷有选择性。在一范例中，该第二半导体材料包含硅锗以及以干式为较佳的选择性蚀刻，而且可包括，例如，以高于约600℃的温度，在氢气气氛中使用盐酸。
图3是图示图2结构在沉积一层填料材料于有暴露缺陷(或数个)的层上面的一范例。由填料材料组成的层112可包含，例如，氧化物或氮化物。在一范例中，在基板102包含硅以及层104的材料包含硅锗时，该填料材料可包含，例如，氧化物。实现该氧化物的沉积可使用，例如，化学气相沉积(CVD)的形式，包括例如习知CVD及低压CVD(LPCVD)。在任一情形下，熟谙此艺者应了解，都需要硅源及氧源。该硅源，例如，可为正硅酸乙酯(TEOS)或硅烷(SiH4)。氧源，例如，可为氧(O2)或一氧化氮(N2O)。此外，熟谙此艺者应了解，LPCVD使用低于大气压的压力。在本范例的一变体中，氮化物用来作为填料材料。需要含硅源及含氮源。例如，硅源可为二氧化硅(SiO2)、二氯硅烷(H2SiCl2)，它也被称为"DCS"，同时氮源，例如可为产生氮化硅(Si3N4)的氨(NH3)。
图4是图示图3结构于移除在经填入缺陷(或数个)上面的填料层然后平坦化产生平坦化表面115之后的一范例。较佳地，移除在已填空隙114上面的无用填料材料，以及在同一个制程中完成两者的平坦化，但是不需要如此。在一范例中，在基板包含硅时，层104的材料包含硅锗，以及该填料材料包含氧化物，实现硅锗表面及已填空隙的氧化物移除及平坦化可用化学机械研磨(CMP)技术，例如，使用基于铈氧(亦即，铈(IV)氧化物(CeO2))的泥浆以及在层104上停止。在一较佳变体中，使用铈(III)氧化物，它在温度压力的标准条件下更稳定。
图5是图示图4结构在产生额外半导体材料116于层104上、覆盖平坦化表面(115，第5图)之后的一范例。在一范例中，产生该额外材料可藉由成长外延(epitaxial)半导体材料于该表面上。例如，在该外延材料包含硅锗时，成长外延硅锗，例如，可用CVD制程，例如，LPCVD。硅源，例如，可为硅烷(SiH4)或DCS，以及锗源，例如，可为锗烷(GeH4)或二锗烷(Ge2H6)。对于除硅锗以外的外延材料，分子束外延成长(MBE)或金属有机CVD(MOCVD)为较佳制程。熟谙此艺者应了解，MBE使用有缓慢沉积速率以及无载送气体的高度真空以沉积单晶，以及MOCVD使用金属有机前驱物。应注意，如果在移除及平坦化期间失去任何填料材料，在已填空隙上面可能有小凹痕(indentation)118。
额外材料116的厚度将取决于许多因素，包括所用额外材料的类型，施加，所欲缺陷密度及成本。在额外材料为外延硅锗的范例中，该额外材料可厚约500纳米至约800纳米。一般而言，该厚度应能实现约80％以上的应变松驰以及约100/cm2以下的非零贯穿差排密度的目标。
图6是图示图5结构在平坦化半导体材料层116之后的一范例。在一范例中，为了移除任何凹痕(例如，凹痕118)，实现表面120(参考第5图)的平坦化可利用使用泥浆磨料大小约20纳米至约30纳米的超高纯度胶态硅土泥浆以及约2埃/秒至约3埃/秒的相对低移除速率的CMP形式。最终结果是无缺陷表面122备妥进一步加工，或者视需要，重复缺陷暴露、填入及添加覆盖层的循环直到实现所欲缺陷程度。此外，如随后会更加详细地描述的，平坦化层116有约80％以上的应变松驰程度以及约100/cm2以下的非零贯穿差排密度。
以上所揭示的是制作无缺陷松驰半导体层在半导体基板上的所得结构的方法。如本文所使用的，用语"松驰"指应变松驰。熟谙此艺者应了解，在施加至基板时，层104(图1)的晶格大小与其自然状态相比有改变(例如，变大)，以便与大小不同的基板晶格(例如，较大)共形。晶格大小变成与自然状态不同会产生应变。
已予揭示的该方法包括：提供一起始半导体结构，该结构包含由至少一第一半导体材料组成的一半导体基板，以及在该基板上由至少一第二半导体材料组成的一第二层。该基板与该第二层间存在晶格不匹配，以及可暴露缺陷(或数个)存在于该第二层中。该方法更包括：暴露该至少一缺陷，填入该第二层中由该暴露步骤产生的任何空隙，以及在该填入步骤后，用一半导体覆盖层覆盖该第二层。该覆盖层有约80％以上的应变松驰程度以及约100/cm2以下的贯穿差排密度。熟谙此艺者应了解，"贯穿差排密度"指晶格结构中的一或更多差排(例如，贯穿差排)或不规则性。
在一范例中，该基板的半导体材料可包含硅、砷化镓或磷化铟。在另一范例中，该半导体基板可包含一块状半导体基板。
在一范例中，暴露该(等)缺陷的步骤包括：移除该第二层的材料，以及填入用填料材料(或数个)建立的任何空隙(或数个)。在一范例中，该(等)填料材料包括氧化物。在一范例中，移除材料以暴露该(等)缺陷的步骤包括：用干蚀刻法蚀刻该第二层，例如，在约10托耳低压下约600至约800℃的H2(氢气)中所携载的HCl(盐酸)。在一范例中，该填入步骤包括共形沉积由填料材料(或数个)组成的一填料层，以及蚀刻该填料层，在该第二层上停止。
在一范例中，该覆盖步骤包括：成长外延半导体材料于该经填入第二层上。在一范例中，该外延半导体材料可包含来自元素周期表的III-V族的一或更多半导体材料，例如，硅及/或锗(Si/Ge属IV族，Ga-As属三五族)。选定的特殊外延材料会取决于使用于第二层的半导体材料。如以上在说明图1时所述，该第二层大体包括来自元素周期表的III-V族的一或更多半导体材料，例如，硅锗(SiGe)、锗(Ge)、砷化铟镓(InGaAs)、碲化镉(CdTe)、或碲化汞镉(CdHgTe)。选定的外延半导体材料例如应可最小化或避免由晶格大小差异引起的应变。例如，藉由确保外延材料有与该第二层材料大约相同(相同最理想)的面内晶格常数(in-plane lattice constant)，可实现此事。这有助于避免任何额外缺陷。
在硅锗用作外延材料时，锗在该硅锗中的百分比可在约20％至约100％的范围中。
与上述制造方法一起，本发明包括所得半导体结构。该结构包含由一或更多半导体材料组成的一半导体基板，以及在该基板上面的一半导体覆盖层，该覆盖层包含一或更多第二半导体材料。该基板与该覆盖层间存在晶格不匹配，以及该覆盖层有约80％以上的应变松驰程度以及约100/cm2以下的非零贯穿差排密度。在一范例中，该半导体结构有小于约0.5微米的非零厚度。
在一范例中，该基板的该半导体材料包含硅、砷化镓或磷化铟。在另一范例中，该半导体基板包含一块状半导体基板。
该半导体覆盖层可包含来自元素周期表的III-V族的材料，及/或可包含一外延材料。在一范例中，该半导体覆盖层包含硅锗。在使用硅锗时，锗在该硅锗中的百分比可在约20％至约100％的范围中。
在另一范例中，该半导体覆盖层包含砷化铟镓、碲化镉及碲化汞镉中之一。
尽管本文已描述及图示本发明的数个方面，然而熟谙此艺者仍可做出替代方面以实现相同的目标。因此，希望随附权利要求书可涵盖落在本发明真正精神及范畴内的所有此类替代方面。

Claims (16)

1.一种制造半导体结构方法，包括：
提供起始半导体结构，该结构包括：半导体基板，包含至少一第一半导体材料；以及在该基板上至少一第二半导体材料的第二层，其中，该基板与该第二层间存在晶格不匹配，以及其中，至少一缺陷出现且可暴露于该第二层中；
暴露该至少一缺陷；
填入该第二层中由该暴露所产生的任何空隙；以及
在该填入后，以半导体覆盖层覆盖该第二层；
其中，该覆盖层具有80％以上的应变松驰程度以及100/cm2以下的非零贯穿差排密度；以及
其中，覆盖该第二层包括成长外延材料于该第二层上，硅锗用作该外延材料时，锗在该硅锗中的百分比在20％至100％的范围中。
2.根据权利要求1所述的方法，其中，该暴露包括：对该至少一缺陷选择性地蚀刻该第二层。
3.根据权利要求1所述的方法，其中，该填入包括：
共形沉积至少一填料材料的填料层于具有经暴露的至少一缺陷的该第二层上；以及
蚀刻该填料层并且在该第二层上停止。
4.根据权利要求3所述的方法，其中，该至少一填料材料包含氧化物。
5.根据权利要求1所述的方法，其中，该覆盖包括：
平坦化该外延材料。
6.根据权利要求1所述的方法，其中，该第二半导体材料包含来自元素周期表的III-V族的至少一半导体材料，以及其中，该覆盖层包含具有面内晶格常数大约与该第二层相同的半导体外延材料。
7.根据权利要求6所述的方法，其中，来自元素周期表的III-V族的该至少一半导体材料包含锗、硅锗、砷化铟镓、碲化镉及碲化汞镉中之一。
8.根据权利要求1所述的方法，其中，该基板的该至少一第一半导体材料包含硅、砷化镓及磷化铟中之一。
9.根据权利要求1所述的方法，其中，该半导体基板包含块状半导体基板。
10.一种半导体结构，包括：
半导体基板，包含至少一第一半导体材料；
在该基板上至少一第二半导体材料的第二层；以及
在该第二层上的半导体覆盖层，
其中，该基板与该覆盖层间存在晶格不匹配，以及其中，该覆盖层具有80％以上的应变松驰程度以及100/cm2以下的非零贯穿差排密度；以及
其中，该半导体覆盖层包括在该第二层上的外延材料，硅锗用作该外延材料时，锗在该硅锗中的百分比在20％至100％的范围中。
11.根据权利要求10所述的半导体结构，其中，该外延材料具有大约与该第二层相同的面内晶格常数。
12.根据权利要求10所述的半导体结构，其中，该半导体覆盖层包含来自元素周期表的III-V族的至少一半导体材料。
13.根据权利要求12所述的半导体结构，其中，该至少一半导体材料包含锗、硅锗、砷化铟镓、碲化镉及碲化汞镉中之一。
14.根据权利要求10所述的半导体结构，其中，该半导体结构具有小于0.5微米的非零厚度。
15.根据权利要求10所述的半导体结构，其中，该基板的该至少一第一半导体材料包含硅、砷化镓及磷化铟中之一。
16.根据权利要求10所述的半导体结构，其中，该半导体基板包含块状半导体基板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368342B2 (en) * 2014-04-14 2016-06-14 Globalfoundries Inc. Defect-free relaxed covering layer on semiconductor substrate with lattice mismatch
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866831A (zh) * 2009-04-20 2010-10-20 武东星 低表面缺陷密度的外延基板及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784074B2 (en) * 2001-05-09 2004-08-31 Nsc-Nanosemiconductor Gmbh Defect-free semiconductor templates for epitaxial growth and method of making same
JP3970011B2 (ja) * 2001-12-11 2007-09-05 シャープ株式会社 半導体装置及びその製造方法
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US7064037B2 (en) 2004-01-12 2006-06-20 Chartered Semiconductor Manufacturing Ltd. Silicon-germanium virtual substrate and method of fabricating the same
US6995078B2 (en) 2004-01-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
US20110221039A1 (en) * 2010-03-12 2011-09-15 Sinmat, Inc. Defect capping for reduced defect density epitaxial articles
US9048129B2 (en) * 2011-05-25 2015-06-02 Globalfoundries Singapore Pte. Ltd. Method for forming fully relaxed silicon germanium on silicon
US9368342B2 (en) * 2014-04-14 2016-06-14 Globalfoundries Inc. Defect-free relaxed covering layer on semiconductor substrate with lattice mismatch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866831A (zh) * 2009-04-20 2010-10-20 武东星 低表面缺陷密度的外延基板及其制造方法

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