CN104952850B - 一种射频测试结构及射频测试方法 - Google Patents

一种射频测试结构及射频测试方法 Download PDF

Info

Publication number
CN104952850B
CN104952850B CN201410127772.1A CN201410127772A CN104952850B CN 104952850 B CN104952850 B CN 104952850B CN 201410127772 A CN201410127772 A CN 201410127772A CN 104952850 B CN104952850 B CN 104952850B
Authority
CN
China
Prior art keywords
pad
test
device under
earthing
signal testing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410127772.1A
Other languages
English (en)
Other versions
CN104952850A (zh
Inventor
陈威
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410127772.1A priority Critical patent/CN104952850B/zh
Publication of CN104952850A publication Critical patent/CN104952850A/zh
Application granted granted Critical
Publication of CN104952850B publication Critical patent/CN104952850B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

本发明提供一种射频测试结构及射频测试方法，包括第一信号测试焊盘，第一接地测试焊盘和第二接地测试焊盘，其中所述第一信号测试焊盘设置于所述第一接地焊盘和第二接地焊盘之间；第一待测器件和第二待测器件，所述第一待测器件和所述第二待测器件结构设计完全相同，对称设置于所述第一接地测试焊盘、所述第一信号测试焊盘和所述第二接地测试焊盘之间，其中所述第一待测器件通过第一互连电连接至所述第一接地测试焊盘，通过第二互连电连接至所述第一信号测试焊盘；所述第二待测器件通过第四互连电连接至所述第二接地测试焊盘，通过第三互连电连接至所述第一信号测试焊盘。根据本发明的射频测试结构及射频测试的方法，可提高射频测试结果的精度。

Description

一种射频测试结构及射频测试方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种射频测试结构及射频测试方法。
背景技术
晶圆加工过程中，为了确保器件的质量，需要对晶圆进行在线射频测试。因此待测器件（Device Under Test,简称DUT）的测试结构必须谨慎设计并搭配精准的探针机台。由于测试得到的数据不可避免的包含寄生（parasitic）参数，为了得到器件的本质特性，需要采用合适的方法去除这些寄生元件的影响。去除寄生元件的步骤就是去嵌化（de-embedding）。针对不同的测试结构，有不同的去嵌化方法，常用的是开路短路（open-short）法，此方法分别以一开路与短路测试结构来扣除接触针垫与金属连线的并联导纳以及串联阻抗效应。
如图1所示，其中示出了根据现有技术的射频测试的两端口测试结构。现有技术测试结构包括第一接口板101a和第二接口板101b，其中第一接口板和第二接口板分别具有两个接地测试焊盘G和一个信号测试焊盘S，两个接口板的接地测试焊盘G均接地，从而可知实际上这些接地测试焊盘是连接在一起的，信号测试焊盘S用于输入测试信号。待测器件（Device Under Test，简称DUT）102设置于第一接口板101a和第二接口板101b之间。通过第一金属连线将DUT与第一接口板101a上信号测试焊盘S相连，通过第二金属连线将DUT与第二接口板101b上信号测试焊盘S相连，通过第三金属连线、第四金属连线将DUT与接地测试焊盘G相连。
利用上述测试结构进行射频测试，则总的射频参数（Ytotal1）等于待测器件的射频参数（Ydut）与可去除寄生的射频参数（Yopen）和去嵌化误差（Yerror）三者之和，即：
Ytotal1=Ydut+Yopen+Yerror （1）
而去嵌结构的射频参数（Ydeembed1）等于总的射频参数与可去除寄生的射频参数之差，即：
Ydeembed1=Ytotal1-Yopen （2）
由公式（1）和（2）可推出Ydeembed=Ydeembed1=Ydut+Yerror
然而传统的开路短路去嵌化技术仍然不能将寄生参数完全的移除，因此测试结构的设计对于获得更精确的射频参数变的越来越重要。
因此，为了解决现有技术中的上述技术问题，有必要提出一种新的测试结构。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明的一方面提出了一种射频测试结构，包括：
第一信号测试焊盘，第一接地测试焊盘和第二接地测试焊盘，其中所述第一信号测试焊盘设置于所述第一接地焊盘和第二接地焊盘之间；
第一待测器件和第二待测器件，所述第一待测器件和所述第二待测器件结构设计完全相同，对称设置于所述第一接地测试焊盘、所述第一信号测试焊盘和所述第二接地测试焊盘之间，其中所述第一待测器件通过第一互连电连接至所述第一接地测试焊盘，通过第二互连电连接至所述第一信号测试焊盘；所述第二待测器件通过第四互连电连接至所述第二接地测试焊盘，通过第三互连电连接至所述第一信号测试焊盘。
进一步，还包括第二信号测试焊盘、第三接地测试焊盘和第四接地测试焊盘，其中所述第二信号测试焊盘设置于所述第三接地测试焊盘和所述第四接地测试焊盘之间。
进一步，所述第一待测器件和第二待测器件设置于所述第三接地测试焊盘、所述第二信号测试焊盘和所述第四接地测试焊盘之间，关于所述第一信号测试焊盘和所述第二信号测试焊盘的中心点连线轴对称，其中所述第一待测器件通过第五互连电连接至所述第三接地测试焊盘，通过第六互连电连接至所述第二信号测试焊盘；所述第二待测器件通过第八互连电连接至所述第四接地测试焊盘，通过第七互连电连接至所述第二信号测试焊盘。
本发明的另一个方面提出了一种射频测试方法，采用了上述的测试结构来执行射频测试。
进一步，单个待测器件的Y参数=采用上述的测试结构的Y参数*0.5。
综上所示，根据本发明的射频测试结构及射频测试的方法，可降低去嵌化误差，进一步提高射频测试结果的精度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术用于射频测试的测试结构示意图；
图2为本发明实施例一的测试结构示意图；
图3为本发明实施例二的测试结构示意图；
图4为现有技术与本发明实施例一焊盘寄生效应电磁仿真对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列对本发明进行详细描述，以便阐释本发明提出的射频测试结构及射频测试方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
实施例一
下面将结合具体实施例和附图对本发明进行更详细的描述，其中标示了本发明的优选实施例，应该理解本领域技术人员可以进行修改在此描述的本发明，而仍然实现本发明的有利效果。
图2示意性示出了根据本发明实施例一的两端口测试结构，包括第一信号测试焊盘221，第一接地测试焊盘211和第二接地测试焊盘212，其中所述第一信号测试焊盘221设置于所述第一接地测试焊盘211和第二接地测试焊盘212之间；还包括第二信号测试焊盘222、第三接地测试焊盘213和第四接地测试焊盘214，其中所述第二信号测试焊盘222设置于所述第三接地测试焊盘213和所述第四接地测试焊盘214之间；接地测试焊盘均接地，从而可知实际上这些接地测试焊盘是连接在一起的，信号测试焊盘用于输入测试信号。
第一待测器件231和第二待测器件232，设置于所述第一接地测试焊盘211、第一信号测试焊盘221和所述第二接地测试焊盘212之间，同时，所述第一待测器件231和第二待测器件232也对称设置于所述第三接地测试焊盘213、第二信号测试焊盘222和所述第四接地测试焊盘214之间。第一待测器件231和第二待测器件232关于第一信号测试焊盘221和第二信号测试焊盘222的中心点连线轴对称。在测试时，所述第一待测器件231通过第一互连电连接至所述第一接地测试焊盘211，通过第二互连电连接至所述第一信号测试焊盘221；所述第二待测器件232通过第四互连电连接至所述第二接地测试焊盘212，通过第三互连电连接至所述第一信号测试焊盘221。其中所述第一待测器件231通过第五互连电连接至所述第三接地测试焊盘213，通过第六互连电连接至所述第二信号测试焊盘222；所述第二待测器件232通过第八互连电连接至所述第四接地测试焊盘214，通过第七互连电连接至所述第二信号测试焊盘222。
实施例二
图3示意性示出了根据本发明实施例二的单端口测试结构。包括第一信号测试焊盘321，第一接地测试焊盘311和第二接地测试焊盘312，其中所述第一信号测试焊盘321设置于所述第一接地测试焊盘311和第二接地测试焊盘312之间；接地测试焊盘均接地，信号测试焊盘用于输入测试信号。
第一待测器件331和第二待测器件332，对称设置于所述第一接地测试焊盘311、第一信号测试焊盘321和所述第二接地测试焊盘312之间。在测试时，所述第一待测器件331通过第一互连电连接至所述第一接地测试焊盘311，通过第二互连电连接至所述第一信号测试焊盘321；所述第二待测器件332通过第四互连电连接至所述第二接地测试焊盘312，通过第三互连电连接至所述第一信号测试焊盘321。
实施例三
利用本发明实施例的测试结构进行射频测试，各参数之间的关系，如下列公式：
包括单个待测器件的测试结构的Y参数（Ydut）与本发明实施例的待测器件的Y参数（Ypaired-dut）的关系方程式为：
Ydut=0.5*Ypaired-dut （3）
利用本发明实施例的测试结构进行射频测试，则总的射频参数（Ytotal2）等于本发明实施例待测器件的射频参数（Ypaired-dut）与可去除寄生的射频参数（Yopen）和去嵌化误差（Yerror）三者之和，即：
Ytotal2=Ypaired-dut+Yopen+Yerror （4）
将公式（3）代入公式（4）得：
Ytotal2=Ydut*2+Yopen+Yerror （5）
而本发明实施例去嵌结构的射频参数（Ydeembed2）等于总的射频参数（Ytotal2）与可去除寄生的射频参数（Yopen）之差，即：
Ydeembed2=Ytotal2-Yopen （6）
由公式（5）和（6）可推出：
Ydeembed=Ydeembed2/2=Ydut+Yerror/2 （7）
由公式（7）即可看出，通过本发明实施例一的测试结构，去嵌化误差（Yerror）降低为现有技术去嵌化误差的二分之一，因此射频测试的结果精度会更高。
同时如图4所示为现有技术与本发明实施例焊盘寄生效应电磁仿真（EMSimulation）对比图，其中上图为现有技术寄生效应电磁仿真图，下图为本发明实施例寄生效应电磁仿真图，由图也可以看出寄生参数明显降低。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (5)

1.一种射频测试结构，包括：
第一信号测试焊盘，第一接地测试焊盘和第二接地测试焊盘，其中所述第一信号测试焊盘设置于所述第一接地焊盘和所述第二接地焊盘之间；
第一待测器件和第二待测器件，所述第一待测器件和所述第二待测器件结构设计完全相同，对称设置于所述第一接地测试焊盘、所述第一信号测试焊盘和所述第二接地测试焊盘之间，其中所述第一待测器件通过第一互连电连接至所述第一接地测试焊盘，通过第二互连电连接至所述第一信号测试焊盘；所述第二待测器件通过第四互连电连接至所述第二接地测试焊盘，通过第三互连电连接至所述第一信号测试焊盘。
2.如权利要求1所述的结构，其特征在于，还包括第二信号测试焊盘、第三接地测试焊盘和第四接地测试焊盘，其中所述第二信号测试焊盘设置于所述第三接地测试焊盘和所述第四接地测试焊盘之间。
3.如权利要求2所述的结构，其特征在于，所述第一待测器件和第二待测器件设置于所述第三接地测试焊盘、所述第二信号测试焊盘和所述第四接地测试焊盘之间，关于所述第一信号测试焊盘和所述第二信号测试焊盘的中心点连线轴对称，其中所述第一待测器件通过第五互连电连接至所述第三接地测试焊盘，通过第六互连电连接至所述第二信号测试焊盘；所述第二待测器件通过第八互连电连接至所述第四接地测试焊盘，通过第七互连电连接至所述第二信号测试焊盘。
4.一种射频测试方法，其特征在于，采用了根据权利要求1至3之一所述的测试结构来执行射频测试。
5.如权利要求4所述的方法，其特征在于，单个待测器件的Y参数＝采用所述的测试结构的Y参数*0.5。
CN201410127772.1A 2014-03-31 2014-03-31 一种射频测试结构及射频测试方法 Active CN104952850B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410127772.1A CN104952850B (zh) 2014-03-31 2014-03-31 一种射频测试结构及射频测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410127772.1A CN104952850B (zh) 2014-03-31 2014-03-31 一种射频测试结构及射频测试方法

Publications (2)

Publication Number Publication Date
CN104952850A CN104952850A (zh) 2015-09-30
CN104952850B true CN104952850B (zh) 2018-02-06

Family

ID=54167402

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410127772.1A Active CN104952850B (zh) 2014-03-31 2014-03-31 一种射频测试结构及射频测试方法

Country Status (1)

Country Link
CN (1) CN104952850B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105425061A (zh) * 2015-11-04 2016-03-23 上海斐讯数据通信技术有限公司 射频测试的方法、模块和设备
CN105548713B (zh) * 2015-12-25 2018-06-29 上海华虹宏力半导体制造有限公司 阻抗调节器校准系统及校准方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050479A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于去嵌入的方法和装置
CN103063999A (zh) * 2012-12-21 2013-04-24 上海宏力半导体制造有限公司 去嵌入的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1044109C (zh) * 1995-07-21 1999-07-14 广西粉煤灰资源开发公司 粒状水泥活性混合材料
US8436626B2 (en) * 2009-12-17 2013-05-07 Taiwan Semiconductor Manfacturing Company, Ltd. Cascaded-based de-embedding methodology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050479A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于去嵌入的方法和装置
CN103063999A (zh) * 2012-12-21 2013-04-24 上海宏力半导体制造有限公司 去嵌入的方法

Also Published As

Publication number Publication date
CN104952850A (zh) 2015-09-30

Similar Documents

Publication Publication Date Title
CN103063999B (zh) 去嵌入的方法
CN103267940B (zh) 多模块平行测试系统
WO2005101645A3 (en) Apparatus for providing a high frequency loop back with a dc path for a parametric test
US20230273258A1 (en) Array of Through-Silicon Via Contact Points on a Semiconductor Die
Kim et al. Systematic analysis methodology for mobile phone's electrostatic discharge soft failures
CN104952850B (zh) 一种射频测试结构及射频测试方法
CN109307816A (zh) 基于变电站混合电磁干扰模拟的电力设备测试方法
CN104793118B (zh) 设定测试针压的方法
CN104777413B (zh) 去嵌入的测试结构及其测试方法和芯片
TWI589902B (zh) 多埠量測技術
CN104777360B (zh) 去嵌入的测试方法
CN108254671A (zh) 基于内插器的测试程序评估
CN102147434B (zh) 一种测试电感的方法
Shinde et al. ESD to the display inducing currents measured using a substitution PC board
zur Nieden et al. Predict the product specific CDM stress using measurement-based models of CDM discharge heads
Kim et al. Non-contact wafer-level TSV connectivity test methodology using magnetic coupling
CN107462759A (zh) 用于静电放电电流波形检测的测试板
DE102016123914A1 (de) Streuparameterkalibrierung zu einer Halbleiterschicht
US20130257453A1 (en) RF ESD Device Level Differential Voltage Measurement
TW201040555A (en) Semiconductor test system and method
CN108132450B (zh) 基于数据融合机制的宽带电场传感器平坦度优化方法
Jack et al. Investigation of current flow during wafer-level CDM using real-time probing
US9147020B2 (en) Transmission line characterization using EM calibration
Jack et al. Comparison of wafer-level with package-level CDM stress facilitated by real-time probing
CN206531946U (zh) 局部放电带电检测装置的校验设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant